随着AI、自动驾驶、AR/VR、智能制造等新兴应用的快速发展，全球对存储器在性能、容量与能效方面提出了更高要求。从终端设备到数据中心，各类场景均亟需“高密度、高速、高可靠性”的内存系统。
传统存储技术正逼近物理与工艺极限。DRAM面临图案化困难、电容泄漏及外围带宽瓶颈；NAND Flash虽已进入3D堆叠时代，但深孔蚀刻、应力翘曲和信号完整性等问题日益突出。
在此背景下，“第三维度”成为存储技术演进的核心方向。通过晶圆键合、存算分离、垂直通道晶体管（VCT）、铁电材料等结构性革新与新材料应用，存储器有望在保持成本可控的同时实现性能与密度的双重跃升。
本报告基于Samsung在IEDM 2024发布的短课内容，系统梳理了DRAM与VNAND的技术挑战与发展路径，揭示了未来先进节点下的关键候选方案，对研判AI时代存储技术趋势具有重要参考价值。
一、存储器技术的演进路径
长期以来，DRAM与Flash主要依赖横向微缩提升密度。然而，随着制程接近物理极限，该路径难以为继。产业正转向晶体管结构、电容构型与芯片架构的深度变革。
1.1 DRAM的缩放演化：从平面走向立体
DRAM采用“1T1C”结构，其缩放经历了从8F²到6F²再到目标4F²的演进。晶体管结构由平面式发展为球状凹陷、内栅埋入与双阈值设计，以优化电流特性并抑制漏电。
电容结构则从盒式发展为柱状+高介电常数材料组合，并不断提升高宽比以增加电荷存储量。但高AR设计带来机械稳定性差与漏电风险，已成为后续发展的关键障碍。
外围与核心晶体管持续缩小尺寸，优化掺杂浓度与寄生电阻，以实现高速低功耗运行。
1.2 NAND Flash的维度突破：从平面到垂直堆叠
传统2D NAND在20nm节点后遭遇电荷保持与干扰问题，产业迅速转向3D NAND架构。当前主流为Charge Trap Flash（CTF），结合COP（Cell over Peri）与CuA（CMOS under Array）实现单元与电路的空间解耦。
3D NAND层数已从24层扩展至数百层，通过牺牲层移除、侧壁栅替代等工艺优化传输路径，单位比特密度提升超10倍，彻底改变技术经济性。
总体来看，DRAM仍处于2D微缩后期，而NAND Flash已在3D堆叠上实现量产突破。两者均面临深度重构的关键转折点。
二、传统存储器的技术挑战
尽管DRAM与3D NAND持续推动性能提升，但其工艺路线正逼近物理与制造极限，结构性瓶颈日益凸显。
2.1 DRAM的多重瓶颈
图案化极限
在4F²单元下，位线与接触孔间距减小导致布线电容上升，影响读取速度与功耗。虽可通过DPT/QPT多重曝光延续能力，但成本与复杂度非线性增长。
晶体管限制
传统BCAT结构在进一步缩小时驱动能力下降、变异性加剧。Saddle Fin结构可提升性能，但制造更复杂。
电容结构挑战
高宽比电容在深度蚀刻与金属填充中易发生弯曲或翘曲，引发泄漏与稳定性问题。
外围电路瓶颈
AI模型参数达TB级，而DRAM模组容量仅几十GB，容量差距暴露带宽不足，制约算力释放。
2.2 3D NAND的结构性障碍
高深宽比蚀刻难题（HARC Etching）
堆叠层数增加导致蚀刻速率下降、侧壁保护困难。三星提出低温蚀刻与低分子气体策略以改善工艺窗口。
X方向扩展压力
层数增加导致水平尺寸膨胀，影响栅极接触垂直度与解码器密度。共享接触与分阶结构可缓解问题，但制造复杂度上升。
翘曲与应力管理
堆叠高度提升导致芯片翘曲，影响封装良率与层间结合。三星建议采用应力控制薄膜、退火与背面工程应对。
三、面向先进节点的3D集成技术革新
面对二维缩放瓶颈，先进节点存储器正从“平面微缩”转向“结构重构”。以晶圆键合为代表的3D集成技术，成为推动DRAM与Flash架构变革的核心支撑。
3.1 晶圆键合：功能分离与结构堆叠的技术基础
晶圆键合实现异构集成，包括介电键合与Cu-Cu混合键合。将存储单元与外围逻辑分离制造后再贴合，可降低工艺复杂度、提升良率。
三星提出的Cell on Peri（CoP）架构，将垂直通道DRAM单元堆叠于外围电路上方，最大化空间利用率，提升带宽与封装密度，标志DRAM向堆叠转型的趋势确立。
3.2 下一代DRAM架构：VCT与VS-DRAM
垂直通道晶体管（VCT）
VCT取代传统平面晶体管，在更小面积下实现更高驱动能力与栅控特性。Shared Back Gate（SBG）结构使变异性降低40%，亚阈值斜率达105mV/dec，Ion/Ioff比超过10⁹。
垂直堆叠DRAM（VS-DRAM）
VS-DRAM将晶体管与电容沿垂直方向堆叠，突破单层布线面积限制。采用垂直字线、横向位线与水平电容堆叠，堆叠高度可达5μm以上，适用于高密度、低功耗场景。
制造流程包含Si/SiGe外延、通道定义、牺牲层移除、字线/源极/电容形成，并通过CoP完成组装。
3.3 VNAND的持续演进：横向缩放与芯片级重构
3D NAND演进聚焦横向优化与架构重构：
- 横向缩放：通过多孔结构缩小孔径/间距，但30孔以上效果趋缓；Dummy孔移除与精细蚀刻可缓解电性劣化
- 垂直缩放：引入“Trap-cut”结构与非电荷型存储（如铁电体），降低操作电压与干扰
- 芯片架构优化：分离Peri与Cell区，采用Cu键合接口重构布局，减少外围面积并增强热隔离
DRAM与Flash正通过3D集成完成架构重塑，晶圆键合、垂直通道与异构堆叠将成为未来核心技术形态。
四、新材料与架构：通向更先进的存储节点
在3D结构重构之外，材料体系与单元结构的根本变革也在推进。三星提出一系列后摩尔时代候选方案，涵盖可沉积通道材料、无电容架构与新型铁电材料，兼顾密度、功耗与工艺兼容性。
4.1 可沉积通道材料（如IGZO）：实现3D兼容的高迁移率器件
In-Ga-Zn-O（IGZO）具备低漏电（IOFF < 1fA/cell）、高迁移率与低温制程（BEOL兼容）优势，抑制Floating Body Effect与Passing Gate Effect。
IGZO适配垂直通道架构（IGZO-VCT），可直接堆叠于互连层之上，为高密度、低功耗、3D堆叠DRAM提供可行路径。
4.2 无电容架构（2T0C）：结构简化与布局弹性
传统DRAM依赖电容存储，但在极端缩放下成为瓶颈。2T0C架构通过两个晶体管实现状态存储，无需独立电容，适用于高密度、低漏电集成。
IGZO材料增强该架构可行性，其极低IOFF确保状态稳定，低温兼容性支持后段堆叠，但Z向不规则布局仍需工艺协同解决。
4.3 铁电材料（FeRAM/FeFET）：突破速度与能效的两难约束
铁电器件具备高速写入、低操作电压与非易失特性，在存算融合与AI加速中潜力显著。
- 1T FeFET：省略电容，适合小面积堆叠，后段形成铁电膜避免热损伤
- 1TnC FeRAM：通过增加块高而非单元面积提升密度，适配高堆叠结构
- 3D FeRAM结构：如1T1C FeRAM，兼容现有3D NAND工艺，助力逻辑-存储一体化
相关技术在HfZrO₂铁电薄膜、MFMIS结构与可靠性方面已取得进展，奠定下一代基础。
五、存储器发展路线图与趋势判断
存储技术正经历从“微缩”向“重构”的深层转型。Samsung提出清晰路线图，揭示DRAM与Flash关键技术迁移节奏。
5.1 DRAM技术路线图：堆叠架构主导未来演进
DRAM将从BCAT过渡至Si VCT，最终发展为IGZO VCT与堆叠式架构，呈现阶段性特征：
- 短期（至2026年）：基于Si VCT开发子10nm节点（D1c/D1d），结合Cell on Peri实现2D/3D混合优化
- 中期（至2028年）：采用IGZO VCT，提升密度与漏电控制，适配低功耗AI平台
- 长期：Stacked IGZO与VS-DRAM协同发展，“堆叠式DRAM”成主流
该转型依赖晶圆键合、后段堆叠与低温工艺协同成熟。
5.2 Flash技术路线图：突破层数与结构双重边界
Flash发展聚焦三大方向：
- COP + 多Stack方案演化：优化堆叠策略减轻深孔蚀刻负担
- 外围区域独立制造与键合集成：通过Cu Bonding分离Cell与CMOS热负荷
- 探索非电荷存储机制：如铁电Flash、3D FeFET，突破传统存储方式
Flash将不仅是层数叠加，更是芯片架构重构与存储机制替代。
5.3 “第三维度”成为存储发展主轴
DRAM与Flash长期路线均指向三维化：
- 3D Cell Integration：VCT、VS-DRAM、Stacked IGZO
- 3D IC & PKG：晶圆键合、异构集成、多芯粒封装
- Material Migration：IGZO、HfZrO₂铁电层、非硅通道材料
未来存储芯片将是“堆叠结构 + 异构材料 + 智能系统”三位一体的集成平台。
六、总结：迈向3D时代的存储技术跃迁
在AI与大数据驱动下，存储器正经历从“二维微缩”到“立体重构”的范式变迁。
6.1 技术瓶颈与存储需求的矛盾加剧
DRAM逼近BCAT在电流、漏电与图案化上的极限；Flash面临深孔蚀刻、X方向刚性与热管理难题。同时，AI模型参数达TB级，而DRAM模组容量仅几十GB，供需差距持续扩大。
6.2 第三维度成为核心解法
“第三维度”提供跨越物理极限的路径：
- 结构重构：VCT、VS-DRAM、Cell on Peri突破单层布线瓶颈
- 集成方式突破：晶圆键合实现逻辑与存储分离制造，降低复杂度、提升良率
- 材料迁移：引入IGZO、HfZrO₂铁电体，构建FeFET、2T0C等新型单元，协同优化功耗与面积
这些路径拓展密度边界，为低功耗、高带宽、高可靠系统奠定基础。
6.3 存储架构与系统形态的同步演化
存储正加速向“异构整合”靠拢。晶圆级堆叠（3D IC）、先进封装（Chiplet、HBM）、后段互连重构（BS-PDN）等系统级技术与单元架构协同演进，推动存储从“外设”向“协同计算资源”转变。
未来的存储竞争不仅是比特密度，更是速度、能效、结构与生态的系统性跃迁。三星所描绘的技术路径，预示着一个以“3D + 新材料”为主轴的新时代正在到来。