智芯SEMI
在高速数字与混合信号系统中，时钟信号的相位一致性是保障数据正确传输和系统稳定运行的关键。工艺（P）、电压（V）、温度（T）等因素会导致不同时钟路径产生相位偏差（Skew），可能引发采样错误、吞吐率下降甚至功能失效。
延迟锁相环（Delay Locked Loop, DLL）通过可控延迟线精确补偿延时，实现参考时钟与输出时钟的相位对齐。为提升高精度设计下的性能稳定性，DLL常引入异步校准机制，以降低延迟单元的微分线性误差（DNL），增强PVT条件下的鲁棒性。
基本概念
DLL是一种闭环控制系统，将参考时钟输入可控延迟线，通过相位检测器比较延迟时钟与参考时钟的相位差，并由控制电路调节延迟量，使相位误差趋近于零。
相比传统锁相环（PLL），DLL无需压控振荡器（VCO），仅对现有时钟进行相位调节，具备更低抖动（Jitter）、更快锁定速度及更简洁结构，易于生成多相位输出。结合异步校准可显著改善延迟非线性，提升PVT稳定性。
系统组成
相位检测（Phase Detector）
检测参考时钟与反馈时钟之间的相位差，输出误差信号。
多级延迟线（Delay Lines）
由多个可调延迟单元构成，通过数字码或模拟电压精细控制延迟量。
锁相状态机（Lockphase FSM）
将相位检测器输出的误差信号转换为延迟线控制量，形成负反馈闭环。
采样阵列（Sample Array）
独立于参考时钟运行，异步采样所有延迟时钟输出，提供统计结果用于校准。
校准状态机（Calibrate FSM）
对比采样结果与理想值，逐级调整延迟单元延时，降低微分线性误差（DNL）。
工作原理
锁相过程（闭环负反馈）
初始设定：延迟线加载初始延迟值；
相位检测：采用TDC方式检测参考时钟与反馈时钟的相位差；
延迟调整：控制状态机根据相位差增减延迟；
闭环收敛：经多次迭代后相位差趋近于零。
锁相判定方程：
运行模式：锁相功能通过负反馈持续维持相位同步，适应工艺与环境变化。
左图表示锁相状态，右侧表示失锁状态
校准过程（开环测量）
采样阶段：利用异步采样时钟，对延迟线各级输出进行采样；
修正阶段：采用蒙特卡洛法统计非线性度（若每级延时均等，则随机采样命中数应一致），并据此调整数字补偿；
校准判定方程：
运行模式：可在上电时一次性初始化，也可周期性运行以补偿温漂和压漂。该过程不参与实时闭环反馈，而是作为并行补偿机制作用于延迟线。
左图表示校准前，右图表示校准后
应用场景
- DDR SDRAM的读写相位对齐
- 高速SerDes接口的采样时序调整
- 芯片内部时钟分配延迟补偿
- 高精度ADC/DAC的采样定时优化
技术产品意义
延迟锁相环以延迟线为核心，通过闭环负反馈实现时钟相位对齐，并可集成异步校准模块对延迟单元进行独立修正。该架构在高速、高精度及宽温宽压环境下表现优异，是现代高速数字电路中关键的时钟管理技术之一。
客户应用意义
该技术已应用于高精度HRPWM，支持对输出PWM波实现皮秒级精确相移。
在车载充电器（OBC）、DC/DC转换器等电源系统中，高精度PWM（HRPWM）用于精确调节开关频率与占空比，提升能量转换效率与电压控制精度。
