8月27日，elexcon2024深圳国际电子展在深圳会展中心（福田）盛大召开。来自全球400+家供应厂商、国内外专家以及企业精英力量汇聚深圳，围绕Chiplet/Sip，先进封装，AI PC与数据中心、边缘智能等主题，碰撞科技创新的思维火花，展示前沿的创新成果。
在8月27日举行的“AI PC 未来趋势沙龙”上，晟联科高级模拟研发总监葛启健应邀做了关于《Long Reach UCIe——AI PC Chiplet芯片的互连方案》的专题分享，对于AI PC应用趋势发展及晟联科Long Reach UCIe 解决方案的应用落地等内容与现场嘉宾、观众进行了深入交流与探讨。
AI PC提供Copilot+ Experience
呈现爆发式增长
随着消费者对智能设备需求的增加，特别是对高性能、高效率计算设备的需求，AI PC市场呈现出爆发式增长，预计2026年AI PC出货占比超过50%。
资料来源：canalys forecasts
AI PC Chiplet芯片互连
提升计算性能和能效
AI PC芯片作为大算力芯片，Die的面积越做越大，采用Multi-Die有利于提升良率，不同Die也可以灵活配置成不同的产品系列，从而进一步降低成本，并加快Time-to-Market的节奏。
UCIe是目前业界Die-to-Die主流互连技术。UCIe技术通过提供高带宽、低延时的Die-to-Die互连解决方案，使得AI PC中的不同Die或功能模块能够更紧密地协同工作，进而加速AI任务的执行和数据处理能力。这种互连技术的优化，对于提升AI PC的整体性能和用户体验具有重要意义。同时，为了提升芯片的处理能力，需要扩充外部存储接口以提升存储能力。
目前，基于UCIe的Multi-Die方案的AI PC 扩充IO有三种方法：
将部分功能模块如NPU拆分出来放在单独的Die上，这样不仅可以容纳更多IO接口，也消除了因扩大IO而导致的中间空白区域的浪费。
• 将IO部分（主要包括Memory、PCIe和UCIe）单独放在一个Die上，在计算Die的四周都可以放满，以满足芯片对高IO带宽的需求；
• 凹形布局可以最大化IO模块的面积，并通过UCIe跟计算Die进行互连；
• IOD和计算Die可以采用不同Foundry的不同Process Node，并拥有不同的产品迭代周期，优化产品Time-to-Market，降低总体成本。
• 将CPU和GPU合封在一个芯片里，NPU作为另外一个单独的芯片，这样在设计上可以实现最大程度的解耦，进一步提升灵活性并降低成本；
• 两个芯片可以由两家不同的公司提供，发挥出每家公司的特长，提高产业链协同效率；
• CPU芯片可以是x86、ARM和RISC-V等架构，NPU可以跟不同的CPU协同工作，并充分利用不同的架构软件生态。
得益于晟联科在UCIe上取得的成果，High Speed + Low Latency + Long Reach，晟联科支持AI PC CPU客户取得更大的创新：
• UCIe速率达到36GT/s，达到业界领先水平
• 低延时，快至2.x ns
• 在36Gbps UCIe下实现50mm的距离传输
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互连百态
提供高效、稳定的UCIe IP解决方案
目前，晟联科Long Reach UCIe互连方案已在多领域产业实现落地，在通信处理、加速器、高性能处理以及储存处理等领域均有广泛的应用，满足客户高效、稳定、智能的数据处理和通信解决需求。
上海晟联科半导体自主研发基于ADC+DSP构架的高速 32G UCIe、112G SerDes 及PCIe 6.0 IP整体解决方案。目前，公司的高速SerDes IP已在全球范围内交付超过2 亿个通道，服务于世界500强企业的核心芯片与设备。另外，公司在2021年全球率先商用Die-to-Die技术，在2022年加入UCIe组织。
未来，晟联科将以高速32G UCIe+112G SerDes/PCIe 6.0产品组合为核心，构建更加灵活、强大的异构计算生态。通过不断创新，以超凡的连接能力，赋能未来科技，探索数据自由流动、计算无缝融合的新纪元，共同迈向智能互联、高效协同的璀璨未来。
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