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Chiplet 新技术及其优势

捷策创科技

2023-03-23

导读：半导体行业正在构建一个全面的 Chiplet 生态系统，以利用这些设备相对于传统单片系统级芯片 (SoC) 的优势

本文综合整理自网络

全文共 2380 字

阅读大约需要 6 分钟

半导体行业正在构建一个全面的 Chiplet 生态系统，以利用这些设备相对于传统单片系统级芯片 (SoC) 的优势，例如改进的性能、更低的功耗和更大的设计灵活性。随着异构集成 (HI) 提出重大挑战，协作以发挥小芯片的潜力变得更加重要。

Chiplet 又称芯粒或者小芯片，它是将一类满足特定功能的 die（裸片），通过 die-to-die 内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的 IP 复用。目前，主流系统级单芯片（SoC）都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。

比如，目前旗舰级的智能手机的 SoC 芯片上，基本都集成了 CPU、GPU、DSP、ISP、NPU、Modem 等众多的不同功能的计算单元，以及诸多的接口 IP，其追求的是高度的集成化，利用先进制程对于所有的单元进行全面的提升。

而 Chiplet 则与之相反，它是将原本一块复杂的 SoC 芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。

与主流系统级芯片相比

Chiplet 有哪些优势呢？

可以大幅提高大型芯片的良率

随着高性能计算、AI 等方面的巨大运算需求，集成更多功能单元和更大的片上存储使得芯片不仅晶体管数量暴增，芯片面积也急剧增大。

芯片良率与芯片面积有关，随着芯片面积的增大而下降。一片晶圆能切割出的大芯片数量较少，而一个微小缺陷则可能直接使一颗大芯片报废。Chiplet 可将单一 die 面积做小以确保良率，并用高级封装技术把不同的芯粒集成在一起。

有利于降低设计的复杂度和设计成本

Chiplet 芯片一般采用先进的封装工艺，将小芯片组合代替形成一个大的单片芯片。利用小芯片（具有相对低的面积开销）的低工艺和高良率可以获得有效降低成本开销。

除芯片流片制造成本外，研发成本也逐渐占据芯片成本的重要组成部分，通过采用已知合格裸片进行组合，可以有效缩短芯片的研发周期及节省研发投入。同时 Chiplet 芯片通常集成应用较为广泛和成熟的芯片裸片，可以有效降低了 Chiplet 芯片的研制风险，从而减少重新流片及封装的次数，有效节省成本。

有望降低芯片制造的成本

SoC 中具有不同计算单元，以及 SRAM、I/O 接口、模拟或数模混合元件等。除了逻辑计算单元以外，其他元件并不依赖先进制程也通常能够发挥很好的性能。

所以，将 SoC 进行 Chiplet 化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大地降低芯片的制造成本。

以 AMD 为例，AMD 第二代 EPYC 服务器处理器 Ryzen 采用小芯片设计，将先进的台积电 7nm 工艺制造的 CPU 模块与更成熟的格罗方德 12/14nm工艺制造的 I/O 模块组合，7nm 可满足高算力的需求，12/14nm 则降低了制造成本。

未来市场空间广阔

AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇，近年来开始纷纷入局Chiplet。

AMD 最新几代产品都极大受益于“SiP + Chiplet”的异构系统集成模式；苹果最新发布的 M1 Ultra 芯片也通过定制的 UltraFusion 封装架构实现了超强的性能和功能水平，包括 2.5TB/s 的处理器间带宽。

在学术界，美国加州大学、乔治亚理工大学以及欧洲的研究机构近年也逐渐开始针对 Chiplet 技术涉及到的互连接口、封装以及应用等问题开始展开研究。

据 Omdia 报告，预计到 2024年，Chiplet 市场规模将达到 58 亿美元，2035 年则超过 570 亿美元，市场规模将迎来快速增长。

UCle：实现 Chiplet 互联标准的关键

随着 Chiplet 逐步发展，未来来自不同厂商的芯粒之间的互联需求持续提升。

2022年3月份出现的 UCIe，即 Universal Chiplet Interconnect Express，是一种由 Intel、AMD、ARM、高通、三星、台积电、日月光、Google Cloud、Meta 和微软等公司联合推出的 Die-to-Die 互连标准，其主要目的是统一 Chiplet 之间的互连接口标准，打造一个开放性的 Chiplet 生态系统。UCIe 在解决 Chiplet 标准化方面具有划时代意义。

借助 UCle 平台，有望实现完整的生态

UCIe 产业联盟发布了涵盖上述标准的 UCIe1.0 规范。UCIe 联盟在官网上公开表示，该联盟需要更多半导体企业的加入，来打造更全面的 Chiplet 生态系统。同时，加盟的芯片企业越多，意味着该标准将得到更多的认可，也有机会被更广泛地采用。

UCIe 标准出现的最大意义在于，巨头们合力搭建起了统一的 Chiplet 互联标准，这将加速推动开放的 Chiplet 平台发展，并横跨 x86、Arm、RISC-V 等架构和指令集。在 UCIe 标准下，未来或许能够推出同时集成 x86 的 Chiplet 芯片和 RISC-V 的Chiplet 芯片的处理器，并通过架构的混用同时满足 PC 和移动应用生态的需求。

先进封装：

将 Chiplet 真正结合在一起的关键

UCIe 联盟为 Chiplet 指定了多种先进封装技术，包括英特尔EMIB、台积电CoWoS、日月光FoCoS-B等。Chiplet 虽然避免了超大尺寸 die，但同时也意味着超大尺寸封装，又高度融合晶圆后道工艺，更在封装方面带来了极限技术挑战，如封装加工精度和难度进一步加大，工艺窗口进一步变窄，通用设备比例降低，设备升级需求大等。除此之外，散热和功率分配也是需要考虑的巨大问题。

目前头部的 IDM 厂商、晶圆代工厂以及封测企业都在积极推动不同类型的先进封装技术，以抢占这块市场。

芯片测试：

保证 Chiplet 良率，使其高效运行

由于 Chiplet 中封装了多个 die，每一个 die 都不能失效才能保证 Chiplet 正常运转。过去对于一些较低成本的芯片通常采取抽检，但若采用Chiplet 则需要全检，以确保每一个 die 都能正常工作。在对异构集成进行测试时，一方面要确保组装的裸晶功能完好，另一方面还要提高裸晶在系统中的自检能力。

不同于标准 IP，Chiplet 设计难度大幅增加，需要产业链上下游厂商协同设计，因此在测试方法上也更加复杂和困难。

后摩尔时代

Chiplet 给中国集成电路产业

带来巨大发展机遇

首先，芯片设计环节能够降低大规模芯片设计的门槛；

其次，半导体 IP 企业可以更大地发挥自身的价值，从半导体 IP 授权商升级为 Chiplet 供应商，在将 IP 价值扩大的同时，还有效降低了芯片客户的设计成本，尤其可以帮助系统厂商、互联网厂商这类缺乏芯片设计经验和资源的企业，发展自己的芯片产品；

最后，国内的芯片制造与封装厂可以扩大自己的业务范围，提升产线的利用率，尤其是在高端先进工艺技术发展受阻的时候，还可以通过为高端芯片提供基于其他工艺节点的 Chiplet 来参与前沿技术的发展。

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关于捷策创

上海捷策创电子科技有限公司(Testrong)开始运营于2011年5月，专业从事集成电路测试完整技术研究、测试软硬件及设备开发、生产、应用、量产测试整体方案以及实验室验证分析等业务。是一家备受认可的专业先进设备及配套硬件耗材产品和相关服务提供商，也是一家拥有自主知识产权的尖端技术公司。

Testrong是业内极少数能实现半导体测试领域端到端解决方案完整拼图的供应商，公司产品广泛应用于半导体集成电路芯片设计和制造的工程验证(EVT)、晶圆级测试(CP)、成品终测(FT)、系统级测试(SLT)以及可靠性测试(BI)等各个环节。客户涵盖国内外主流半导体芯片设计和生产企业，包括各种无晶圆厂设计公司、晶圆厂、封测厂、IDM、第三方独立测试生产以及可靠性测试服务企业。

公司总部位于上海，在上海、苏州、无锡、南通以及韩国都设有研发，生产和应用开发基地，销售网络覆盖国内外主要半导体行业发达地区。凭借专业的技术和卓越的品质，Testrong努力成为业内客户最值得依靠和信赖的合作伙伴。

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上海捷策创电子科技有限公司（Testrong）专业从事集成电路技术研究，测试软件开发、应用、生产测试和实际验证分析，是业内高度认可的专业先进设备展示平台与相关服务提供商，同时也是一家拥有自主知识产权的新锐公司。

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