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锁相环（PLL，Phase-locked loops）是一个负反馈系统，它的工作原理是，鉴频鉴相器将外部输入的时钟信号和压控振荡器产生的时钟信号的相位进行比较，输出一个正比于两个时钟信号相位误差的电压加到电荷泵和低通滤波器上，处理后再加到压控振荡器上，此电压控制压控振荡器的频率变化，使相位差逐渐变小，达到动态平衡当两个时钟信号的相位和频率相等时，锁相环处于“锁定”状态。
PLL主要组成模块有鉴频鉴相器（PFD，Phase Frequency Detector） 、电荷泵ChargePump、压控振荡器（VCO，Voltage Controlled Oscillator)和分频器FrequencyDivider等。
在STM32L073中，PLL用来倍频HSI16 RC的输出时钟或HSE OSC的输出时钟，以供CPU或外设使用。PLL可以提供高稳定性的时钟信号，同时通过调整PLL的配置，还可以灵活生成不同的输出频率，满足不同应用的需求。
STM32L073 block diagram（图源：芯片规格书）
STM32L073概貌图（图源：IPBrain大数据平台）
STM32L073中PLL的功能模块（图源：IPBrain大数据平台）
STM32L073中PLL的电路图（图源：IPBrain大数据平台）
鉴频鉴相器PFD是PLL中的关键模块，接下来以鉴频鉴相器为例来说明PLL的仿真分析过程。
PFD的工作原理是，比较输入参考时钟REFCLK和反馈时钟FBCLK的频率和相位，将相位差以电平脉冲的形式输出，进而对电荷泵充电或放电。PFD既能检测相位差又可检测频率差。
典型PFD的电路图（图源：IPBrain大数据平台）
典型PFD的输入输出波形图（FBCLK的相位滞后）
如上图标注时刻，FBCLK的相位滞后于REFCLK，鉴频鉴相器检测到的两个时钟的相位差，在587ns~625ns时间区间，UPN输出低电平，此时电荷泵充电，VCHP电压上升，VCO的振荡频率升高，相位差逐渐减小。
典型PFD的输入输出波形图（FBCLK的相位超前）
如上图，从2.74us开始，FBCLK的相位开始超前于REFCLK，在2.74us~2.75us时间区间，DN输出高电平，此时电荷泵放电，VCHP电压下降，VCO的振荡频率降低，相位差逐渐减小。
PFD即是重复如上操作，直到两个时钟的相位差为0。
如上，将PLL的各个功能模块逐一仿真分析。
对于STM32L073，仿真时将输入时钟REFCLK设置为16MHZ， PLL的输出频率配置为24MHZ，全corner条件下输出频率的仿真结果如下。
PLL的输出频率曲线
在190us时刻附近，PLL锁定的局部放大图示如下。
以上是对STM32L073中PLL进行的电路分析。在各种各样PLL可能的应用中，上述例子虽然是其中很小的一个，但却很具有代表性。
PLL凭借其独特的频率和相位调整能力，被广泛应用于通信系统、频率合成、数字信号处理等领域。
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