随着先进工艺节点制造成本不断攀升，芯片工程师正积极探索提升晶体管集成密度的新路径。麻省理工学院、滑铁卢大学与三星电子联合研究团队提出一种创新方案：在已完成制造的芯片后端（BEOL）叠加新型晶体管层，从而实现更高密度和能效。
传统CMOS芯片制造分为前端（FEOL）和后端两部分。前端负责构建晶体管等有源器件，后端则通过金属互连连接各组件。由于前端工艺涉及高温处理，若直接在已完工芯片上叠加新层，极易损坏原有结构，限制了多层集成的发展。
该研究团队另辟蹊径，在后端低温环境下引入非晶氧化铟（a-InO）作为沟道材料，成功构建出厚度仅约2纳米的晶体管层。该材料可在约150℃下稳定成膜，避免对前端造成热损伤。同时，研究人员优化工艺流程，有效控制材料缺陷密度，确保晶体管高性能运行。
在此基础上，团队进一步集成铁电氧化铪锆（HfZrO）作为存储单元，开发出尺寸约为20纳米的后端存储晶体管。其开关速度达10纳秒，所需电压显著低于现有器件，具备低功耗优势。这一结构实现了逻辑与存储功能的垂直集成，大幅缩短数据传输距离，降低能耗。
突破性技术推动芯片能效升级
该技术的核心在于构建“后端多功能电子平台”，将晶体管与存储器集成于互连层之上，打破传统分离式架构的能量瓶颈。数据无需在远距离组件间频繁搬运，显著提升计算效率，尤其适用于生成式AI、深度学习等高算力需求场景。
研究人员表示，此项成果为延续摩尔定律提供了新方向。尽管目前仍处于实验室阶段，尚未进入量产环节，但其验证了后端异质集成的技术可行性，为未来高密度、低功耗芯片设计开辟了全新路径。
产学研协同推进技术创新
该项目由麻省理工学院主导，联合滑铁卢大学与三星电子共同完成，并获得半导体研究公司（SRC）及英特尔资助。制造工作在麻省理工学院微系统技术实验室与纳米技术中心完成。相关成果已在IEEE国际电子器件会议（IEDM）发表两篇论文，其中一篇为特邀报告。
研究团队下一步计划将后端存储晶体管整合至完整电路系统，进一步优化器件性能，并深入探究铁电材料的物理特性，以拓展其在新型电子器件中的应用潜力。
（来源：编译自pcgamer）
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