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JESD204B介绍

至芯

2025-11-27

JESD204B 是 JEDEC 组织制定的第三代高速串行接口标准，专门用于数模转换器（DAC）、模数转换器（ADC）与现场可编程门阵列（FPGA）等数字处理器件间的数据传输，相比前代规范及传统并行接口有诸多突破性优化，以下是其详细介绍：

作为数据转换器与数字处理器件的高速点对点串行接口，它解决了高速场景下并行传输的引脚冗余、时序约束复杂等问题，是高速数据转换领域的关键接口规范。

其前身为 JESD204（2006 年，最高速率 3.125Gbps）和 JESD204A（2008 年，支持多通道与通道同步）。JESD204B 进一步突破速率限制，并新增确定性延迟、同步帧时钟等核心特性，由 25 家公司的约 65 名成员组成的 JEDEC JC - 16 任务组共同开发，适配高速高分辨率转换器的发展需求。

特性类型	具体内容
传输速率	单通道最高速率达 12.5Gbps，Intel 部分 FPGA 适配的 IP 可实现超规范速率，如 Agilex 7 F - tile 系列可达 20Gbps，能大幅提升数据传输带宽。
编码方式	采用 8B/10B 编码，通过交替发送正、负奇偶性字符实现直流平衡，既保证信号稳定性，又可嵌入同步字符等控制信息，例如关键的 / K28.5 / 同步符号。
关键变量定义	包含多个核心参数调控链路工作，M 代表转换器数、L 代表物理通道数、F 代表每帧 8 位字节数、K 代表每个多帧的帧数，N 和 N’分别对应转换器分辨率及含控制 / 填充数据的样本位数，这些参数灵活配置适配不同应用场景。
子类划分	子类 0：仅需器件时钟、通道和 SYNC~ 信号，通过三阶段建立同步，适配多数基础场景，是最易部署的模式；子类 1：额外增加 SYSREF 信号，支持确定性延迟，适配多器件同步等需固定采样沿的场景；子类 2：无需 SYSREF，同样支持确定性延迟，适配特定时序需求场景。

链路同步流程

JESD204B 需通过三个阶段完成链路同步，以常用的子类 0 为例，流程清晰且可通过示波器等设备观测：

接收器拉低 SYNC~ 引脚发起同步请求；收发器发送无扰的 / K28.5 / 符号；接收器收到至少 4 个连续无错的该符号后同步，随后拉高 SYNC~ 引脚，此阶段结束。
SYNC~ 引脚拉高后进入该阶段，发送端连续传输 4 个无扰多帧，接收器完成多通道对齐与链路参数验证，为数据传输做准备。
ILAS 阶段完成后进入稳定数据传输，若链路出现异常，会重新触发同步流程，保障数据传输可靠性。