主时钟与虚拟时钟约束
至芯
主时钟约束和虚拟时钟约束均是 FPGA 时序约束中的核心内容，前者针对物理存在的基准时钟，后者针对无实体对应的虚拟参考时钟，二者在约束对象、语法及应用场景上差异显著，以下是详细解释：
主时钟是 FPGA 时序分析的基准时钟，是真实存在于设计中的物理时钟。它主要分为两类，一类是从 FPGA 全局时钟输入引脚接入的板级晶振时钟；另一类是 FPGA 内部高速收发器输出的恢复时钟，约束时需关联设计网表中的实际物理节点，且需优先进行约束，为后续其他时序约束提供基础参考。
通过 create_clock 命令实现，核心参数包含时钟名称、周期、波形（决定占空比和相移）以及绑定的物理节点，语法格式如下：
createclock -namename> -period
-waveform{
time>
time>} (getportsname>)
其中 -name 指定时钟唯一标识，缺省则默认用物理节点为名； -period 设定时钟周期（单位 ns，值需大于 0）； -waveform 通过上升沿和下降沿时间点定义占空比与相移； get_ports 指定时钟对应的物理引脚。
比如约束一个从引脚 sysclk 输入、周期 10ns、占空比 50% 的主时钟，命令为 createclock -period 10 (getports sysclk) ；若要约束一个名为 devclk 、周期 10ns、占空比 25% 且 90° 相移的主时钟，命令可写为 createclock -name devclk -period 10 -waveform {2.5 5} (getports ClkIn) 。
虚拟时钟是一种不存在于设计物理网表中的时钟，不绑定任何实际引脚或内部节点，仅作为时序分析的逻辑参考标准。它常用来解决外部接口时序约束、特殊 I/O 路径约束等场景中无实体参考时钟的问题，且不会对 FPGA 内部时钟的原有特性造成影响。
同样使用 createclock 命令，但无需指定物理节点，且必须通过 -name 明确时钟名称，基础语法为 createclock -name clockname> -period
-waveform {
time>
time>} 。例如定义一个周期 10ns、占空比 50% 的虚拟时钟 VIRCLK ，命令为 createclock -name VIR_CLK -period 10.000 -waveform {0.000 5.000} 。
一是约束 FPGA 与外部芯片的 I/O 路径，比如外部芯片时钟未接入 FPGA 时，可用虚拟时钟约束输入输出延迟，如 setinputdelay -clock VIRCLK -max 2 (getports datain) ，表示输入信号 datain 相对虚拟时钟 VIR_CLK 最大延迟 2ns；二是特殊跨时钟域分析，对于无明确时钟源的跨域路径，虚拟时钟可作为中间参考，辅助时序工具判断路径时序是否合规；三是独立设置 I/O 时钟特性，当需要为 I/O 约束设定特殊抖动、延迟参数，又不想修改内部真实时钟属性时，虚拟时钟是最优选择。
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