

先进CPO技术：CoWoS与COUPE双剑合璧

智能计算芯世界

2025-11-22

导读：本文聚焦HPC与 AI 场景下的先进封装技术，通过 CoWoS与 COUPE的协同集成，打造下一代共封装光学（CPO）解决方案。

本文聚焦高性能计算（HPC）与 AI 场景下的先进封装技术，通过 CoWoS（晶圆级系统集成）与 COUPE（紧凑型通用光子引擎）的协同集成，打造下一代共封装光学（CPO）解决方案。详细内容可参阅“2025 OCP APAC Summit（Keynotes合集上）”，“2025 OCP APAC Summit（Keynotes合集下）”。

本文所有资料都已上传至“智能计算芯知识”星球AI峰会合集技术专栏。

一、技术背景：异构集成与光子技术的必要性

随着 AI 大模型（如千亿参数级 LLM）与 HPC 需求爆发，传统封装与互连技术面临两大瓶颈：

算力与内存的 “集成墙”：AI 加速器需同时集成高算力逻辑芯片（SoC）与高带宽内存（HBM），传统 2D 封装难以满足 “高密度、低延迟” 需求；
电互连的 “功耗墙”：铜导线（Cu Wire）互连在高带宽场景下（如 100G+）功耗占比超 30%，且延迟随距离增加显著上升，无法支撑 AI 集群的 “低功耗、高吞吐” 互连需求。

为此，台积电通过CoWoS® 异构集成封装解决芯片 - 内存集成问题，通过COUPE 光子平台突破电互连瓶颈，最终融合两者形成先进 CPO 技术，适配 HPC/AI 的极致性能需求。

二、核心技术一：CoWoS®——HPC/AI 的异构集成基石

CoWoS®（Chip on Wafer on Substrate）是台积电主导的 2.5D 封装技术，核心价值是实现逻辑芯片、HBM、辅助芯片（如 LSI）的高密度异构集成，支撑 AI 加速器的算力与内存扩展，其技术演进与平台特性如下：

1. 技术架构与平台分类

CoWoS® 通过 “硅中介层（Interposer）” 或 “重布线层（RDL）” 实现多芯片互联，分为三大子平台，适配不同 HPC/AI 场景：

平台类型	核心结构	关键参数	应用场景
CoWoS-S	硅中介层（Si Interposer）+ 基板	中介层面积最大 2500mm²（5 代 CoWoS），支持 6-8 颗 HBM	中高端 AI 加速器（如单 SoC + 多 HBM 组合）
CoWoS-L	大尺寸硅中介层 + 多芯片集成	支持≥12 颗 HBM4E，中介层面积达 9.5 个光刻极限（Reticle）	超大规模 AI 训练芯片（如千亿参数模型训推）
CoWoS-R	重布线层（RDL）替代部分硅中介层	成本较 CoWoS-S 低 20%-30%，支持 2-4 颗 HBM	中低算力 AI 推理芯片、边缘计算加速器

2. 技术演进与算力支撑

CoWoS® 的核心升级方向是 “中介层尺寸扩展” 与 “先进制程兼容”，以匹配 AI 芯片的算力增长：

中介层迭代：从 2016 年 1.4 个光刻极限（~1160mm²），扩展至 2027 年计划的 9.5 个光刻极限（~7900mm²），支持更多 HBM 与芯片集成；
制程协同：兼容台积电 N2（2nm）、N3（3nm）等先进制程，逻辑芯片（SoC/SoIC）与 HBM（如 HBM3e/HBM4）通过 CoWoS® 实现 “近封装”，内存延迟较传统封装降低 40%，带宽提升 2-3 倍（如 HBM4 带宽达 10TB/s 以上）。

三、核心技术二：COUPE—— 低功耗光子互连引擎

COUPE（COmpact Universal Photonic Engine）是台积电基于 SoIC®（系统集成芯片）堆叠技术开发的光子平台，核心价值是替代传统铜互连，实现 “低功耗、高带宽” 的光学信号传输，其技术架构与性能优势如下：

1. 架构设计：光子与电子的 3D 集成

COUPE 通过 SoIC® 键合技术，将 “电子集成电路（EIC，如驱动 / 接收电路）” 与 “光子集成电路（PIC，如光栅耦合器、调制器）”3D 堆叠，形成紧凑光子引擎，核心结构亮点：

硅载体（Si Carrier）：集成硅透镜与金属反射镜，硅透镜用于优化光信号耦合效率，金属反射镜直接设计于光栅耦合器（GC）下方，减少光信号损耗；
抗反射涂层（ARC）：在光路径中设计 ARC 层，将光反射损耗降至 0.1dB 以下，确保光学性能稳定；
SoIC® 键合：EIC 芯片（基于 N7 制程）与 PIC 晶圆通过 SoIC® 实现 “原子级” 堆叠，键合间距 < 10μm，大幅缩短电 - 光信号转换路径，降低延迟与功耗。

2. 光学性能与优势

COUPE 在晶圆级测试中展现出优异的光学特性，核心性能指标如下：

插入损耗（IL）：净损耗接近 0（≤-1.2dB），远低于传统可插拔光模块（IL≥3dB），光信号传输效率提升 70%；
功耗效率：基于 COUPE 的光子引擎，每 bit 传输功耗 <2pJ，较铜导线互连（>10pJ/bit）降低 80% 以上；
延迟：光信号传输延迟 <0.05X（相对铜导线），支持 AI 集群的 “低延迟” 节点间互连。

四、协同集成：CoWoS®+COUPE 打造先进 CPO

共封装光学（CPO）的核心是将 “光学引擎（OE）” 与 “逻辑芯片 / 交换机芯片” 封装集成，替代传统 “可插拔光模块 + 铜导线” 方案。台积电通过 CoWoS® 与 COUPE 的深度集成，实现 CPO 的 “高集成、低功耗、高带宽” 目标，其技术方案与优势如下：

1. 集成架构

先进 CPO 的核心是在 CoWoS® 封装体内，同时集成三类关键组件：

逻辑 / 交换机芯片：如 AI 加速器 SoC（基于 N3/N2 制程）、HPC 交换机芯片；
HBM 内存：通过 CoWoS® 中介层与 SoC 互连，提供 TB 级内存带宽；
COUPE 光子引擎：作为光学 I/O 接口，直接集成于 CoWoS® 的硅中介层或基板上，实现光信号的 “封装内互连”。

这种架构彻底消除了 “可插拔光模块与芯片间的铜导线互连”，将光 - 电转换环节从 “板级” 下沉至 “封装级”，大幅降低功耗与延迟。

2. 核心优势：对比传统互连方案

与传统 “可插拔光模块 + 铜导线” 方案相比，基于 CoWoS®+COUPE 的 CPO 具有显著优势：

指标	传统铜导线互连	可插拔光模块	CoWoS+COUPE CPO	提升幅度
功耗效率	>30pJ/bit	>10pJ/bit	<2pJ/bit	功耗降低 80%-93%
传输延迟	1X（基准）	1X	<0.05X	延迟降低 95%
带宽密度	100Gbps/mm²	200Gbps/mm²	>1Tbps/mm²	带宽提升 5-10 倍
封装面积	1X（基准）	1.5X	0.8X	面积缩减 20%

3. 应用场景

该 CPO 方案主要适配两大核心场景：

AI 训练集群：支撑万卡级 AI 加速器（如 GPU/TPU）的互连，每节点带宽达 200Gbps+，集群总带宽超 100Tbps；
HPC 超级计算机：用于 CPU 与加速器、加速器与存储的互连，满足科学计算（如量子模拟、气象预测）的低延迟需求。

五、未来展望：CPO 与光子技术的演进方向

1. 技术 roadmap：带宽与集成度双提升

台积电提出硅光子（SiPh）技术 roadmap，核心目标是 “带宽每代翻倍”，支撑 AI 算力的指数级增长：

短期（2025-2026）：基于 COUPE 的 CPO 实现 400Gbps / 通道，支持 8 通道集成（总带宽 3.2Tbps）；
中期（2027-2028）：引入 CWDM/DWDM（波分复用）技术，CPO 总带宽突破 10Tbps；
长期（2030+）：实现 “200T-CPO”，通过多芯片级联支撑 EB 级 AI 集群互连。

2. 生态挑战与协作需求

先进 CPO 的规模化落地需突破三大生态瓶颈，需产业链协同解决：

光子组件标准化：光栅耦合器（GC）、调制器（MZM/MRM）等光子器件需统一接口规范，确保与 CoWoS® 封装的兼容性；
供应链成熟度：需联合光子芯片厂商（如 SiPh 设计公司）、光模块厂商，实现 COUPE 光子引擎的量产与成本优化；
热管理创新：CPO 封装内同时集成高功耗逻辑芯片与光子器件，需开发 “光 - 电协同热管理” 方案（如均热板、局部液冷），避免高温影响光学性能。

总结

台积电通过 CoWoS® 与 COUPE 的集成，构建了 “异构芯片集成 + 光子互连” 的先进 CPO 技术，核心突破传统封装与电互连的瓶颈，为 HPC/AI 提供 “低功耗、高带宽、低延迟” 的封装 - 互连一体化解决方案。未来，随着带宽需求向 200T + 演进，该技术将成为 AI 集群、超算中心的核心基础设施，同时需通过产业链协作（光子器件、热管理、标准化）加速生态成熟，推动 CPO 从 “技术验证” 走向 “规模化商用”。