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在半导体产业链中，晶圆制造是把“设计蓝图”变成“原子级结构”的关键底座。它从高纯硅锭的拉制、切片与抛光起步，接着通过氧化、离子注入与退火确立掺杂轮廓，再以光刻、薄膜沉积（CVD/PVD/ALD）、各类刻蚀和化学机械抛光（CMP）层层构建纳米器件；其间配合超洁净环境与严格的缺陷控制、在线量测与统计过程控制（SPC），将线宽、薄膜应力、表面粗糙度与对准误差锁定在容差内。EUV 光刻与原子层沉积等工艺让结构精度逼近原子尺度，良率工程与工艺窗口优化同时决定性能、功耗、面积（PPA）与成本；而可靠性（如BTI/EM）与可制造性评估贯穿全程。无论后续是传统封装还是 2.5D/3D 等先进封装与异质集成，只有高质量的晶圆制造打好器件与互连的物理基础，才能支撑现代电子产品的性能跃迁与持续创新。
01
专业术语介绍
图1 半导体完整产业链
在正式开始晶圆制造之前，先对半导体、晶圆及其术语做一个大致的介绍会有助于我们的理解。
材料与结构
硅 Silicon (Si)：主流半导体材料，成本低、工艺成熟。
锗 Germanium (Ge)：高迁移率，常作SiGe合金提升性能。
碳化硅 Silicon Carbide (SiC)：宽禁带，高耐压高温，电力电子。
氮化镓 Gallium Nitride (GaN)：宽禁带，高频高效，射频/电源。
SOI (Silicon-On-Insulator)：绝缘体上硅，寄生效应小、漏电低。
应变硅 Strained Si：通过应力提升载流子迁移率。
掺杂 Doping (n/p-type)：引入施主/受主杂质调节导电性。
禁带宽度 Bandgap (Eg)：价带与导带能隙，决定器件本征特性。
迁移率 Mobility (μ)：载流子移动能力，影响开关速度与导通电阻。
介电常数 Dielectric Constant (k)：绝缘材料电容特性，低k减小互连电容。
器件与电学
MOSFET：金属–氧化物–半导体场效应晶体管。
CMOS：互补MOS，功耗低、集成度高。
FinFET：鳍式场效应晶体管，三维栅极控制。
GAAFET / Nanosheet：环绕栅极，下一代主流结构。
阈值电压 Threshold Voltage (Vth)：晶体管导通起始电压。
导通电阻 R_on：导通状态电阻，影响速度/功耗。
漏电 Leakage：关断仍流过的电流，影响静态功耗。
栅氧化层 Gate Oxide：多为高k/金属栅 (HKMG)，降低漏电。
寄生参数 Parasitics (R/C/L)：器件/互连的额外电阻/电容/电感。
IR Drop：供电网络压降，影响速度与稳定性。
时延 RC Delay (τ=RC)：互连延时近似。
噪声裕量 Noise Margin：抗干扰能力指标。
制造分段（工艺总览）
FEOL (Front-End of Line)：前段器件形成（扩散、栅极、源漏）。
MOL (Middle of Line)：接触 (contacts)、局部互连。
BEOL (Back-End of Line)：全芯片金属互连、介质与通孔。
工艺节点 Technology Node：如 7 nm/5 nm/3 nm。
良率 Yield：合格芯片比例。
光刻 Lithography：将图形转移到光刻胶。
DUV/EUV：深紫外/极紫外。
数值孔径 NA：光学分辨率关键指标。
CD：临界尺寸。
OPC/RET：光学邻近效应修正/分辨率增强技术。
刻蚀 Etch（干/湿）：各向异性/各向同性去除材料。
沉积 Deposition：PVD/CVD/ALD 等薄膜沉积方法。
离子注入 Ion Implantation：掺杂形成 n/p 区。
退火 Anneal / RTA：活化掺杂/修复损伤。
CMP (Chemical Mechanical Polishing)：化学机械抛光，获取平坦表面。
实体与区域（Die / 区块）
晶粒 / 晶片 — die / chip / device / microchip
光刻一次或多次叠加后形成的最小功能单元图形。切割并封装后成为“芯片”。单封=1 个 die；合封=≥2 个 die。
条带 / 条码 — bar / strip
局部切割后尚未单颗分离的长条形晶粒阵列（LED、功率器件中常见）。便于后续测试、选别与再切割。划片线 — scribe line / saw street / street / avenue / kerf
晶粒与晶粒之间用于切割的空白通道，常放置对准标记（alignment marks）、PCM/测试结构（见图2）。典型宽度几十到百余微米（依工艺与设备而定）。工程实验片 / 测试晶粒 — engineering die / test die
非量产功能图形，内含器件与模块，用于工艺窗口、电性参数的抽测与优化。边缘晶粒 — edge die
位于晶圆边缘、版图/光场不完整的晶粒，不计入可出货良品。采用更大直径晶圆可降低边缘损耗占比。版图保护带 — seal ring
围绕晶粒外围的金属/介质环，提升抗湿、抗裂与应力鲁棒性；常位于划片线内侧。
取向与定位（晶体学）
晶面 / 晶向 — crystal plane / orientation
典型硅片取向：〈100〉、〈111〉。器件沟道、应力工程、各向异性刻蚀与机械强度均与取向密切相关。定位边 / 凹槽 — (orientation) flat / notch
≤200 mm 老规格：主/副定位边（major/minor flat）同时表征晶向与掺杂类型（历史 SEMI 规范）。
300 mm/450 mm：统一采用圆边凹槽（notch），仅作晶向/对准标识，边缘利用率更高。
边缘禁用区 — edge exclusion
晶圆边缘若干毫米范围不进行有效图形曝光/计数，用于应对涂胶、涂布与图形畸变等边缘效应。
图2 晶圆术语示意图
02
晶圆制造的基本流程
晶圆制造通常分为前端工艺（FEOL）与后端工艺（BEOL）。前端以“造晶体管”为核心，从来料硅片开始，经定位凹槽/对准标记识别后进入洁净线上。
典型流程呈循环型：清洗去除有机、金属与颗粒→氧化（热氧化或ALD/栅介质沉积）→光刻在划片线外的有效区域内转移图形→刻蚀（湿/干法）形成沟槽与栅形貌→离子注入完成阱、阈值调节及源漏掺杂→热处理（RTP/激光退火）活化并修复损伤→成膜（Si、SiN、SiO₂、应变层、阻挡/衬垫）→化学机械平坦化（CMP）恢复表面平坦度，期间穿插电性/计量监控与中测（E-test），重复若干循环集成出隔离（STI）、栅极、间隔层、源漏、硅化物等模块。
前端完成后进入中间互连（MOL）与后端布线：先接触孔刻蚀，沉积阻挡/衬垫（Ti/TiN、Ta/TaN）并以W塞孔或其他金属回填与CMP实现与晶体管的电连接；随后步入BEOL的多层互连堆叠：介质沉积（含低-k）→大马士革，光刻/刻蚀开通通孔与金属槽→阻挡/种子层→Cu电镀→CMP，逐层构建局部、全局与时钟/供电网络，必要时引入空气隙与超低-k以降低RC时延。整片流程始终围绕“光刻—刻蚀—清洗—成膜—热处理—CMP”的闭环迭代展开，并通过划片线内测试结构与对准标记保证层与层对位精度、良率与一致性。
图3 晶圆制造基本Facility / Sub-Fab
03
晶圆制造的基础工艺
图4 晶圆制造基础工艺
把芯片想象成一座“纳米摩天楼”，它不是一整块做成的，而是靠成百上千层超薄“楼板”堆起来的。薄膜工艺就是在晶圆表面按设计铺一层又一层的材料，这些材料有的绝缘（像墙），有的导电（像电线），有的半导体（像可控“开关”），厚度往往只有几到几十纳米，比头发丝细上万倍。膜层是否平整、均匀、无杂质，直接决定芯片的速度、功耗、寿命和良率。
常见的“铺层”方式有几种：
PVD（物理气相沉积）把固体材料在真空里“蒸发/溅射”成雾，然后落到晶圆上，速度快、适合金属；
CVD（化学气相沉积）让反应气体在晶圆表面“化学生长”，覆盖更均匀；
ALD（原子层沉积）像“刷清漆”一样一层原子一层原子往上长，厚度控制到原子级，适合超精细结构；
外延生长则是在硅上“续晶”，得到更高质量的半导体层；
电镀常用于把铜等金属快速填满沟槽，形成互连“高速公路”。这些步骤之间还会穿插清洗、退火和CMP（化学机械抛光），保证每一层都平坦再铺下一层。
薄膜工艺背后是一条完整的价值链：上游提供靶材、特种气体和化学前驱体；设备厂商提供真空腔体、气路、加热与等离子系统；工艺工程师编写“配方”，用在线量测与显微/成分表征来盯紧厚度、应力和缺陷；与光刻、刻蚀、抛光等环节协同，把一层层图形精准叠好；下游则把完成的晶圆切割、封装成为芯片。正是这些看不见的“薄薄一层”，让现代电子产品更快、更省电、更可靠。
图5 薄膜工艺传递的价值链
图形化（patterning）是把“电路蓝图”逐层写进晶圆的关键工艺。它的基本流程像在多层蛋糕上刻花：先在已沉积的薄膜上旋涂一层感光“保护层”（光刻胶），经软烘去溶剂；随后用步进式曝光机将掩模（光罩）上的电路图案投影到光刻胶上并对准下层标记（Overlay）；再经过后烘与显影，显影液会把被曝光（或未曝光，视正负胶而定）的区域溶解，露出待加工的薄膜窗口。接着进入刻蚀：通常用各向异性的等离子体刻蚀（RIE）把未受光刻胶保护的薄膜精准去除，形成沟槽、通孔等微结构；最后去胶、清洗，完成一层图形化。
图6 图形化多层工艺
先进芯片往往要重复图形化30层以上，每一层都要严格控制关键尺寸（CD）和层间套刻误差（Overlay），任何线宽漂移、对准偏差或颗粒污染都可能放大为性能和良率损失。为突破光学分辨率极限，工业界一方面使用更短波长与更高数值孔径（DUV 到 EUV），另一方面发展多重图形化与自对准技术（如SADP/SAQP、硬掩膜配合侧墙间隔），并在版图阶段引入OPC/ILT等可制造性优化，预先补偿成像与刻蚀失真。整套流程离不开精密计量与过程控制：CD-SEM/AFM测量线宽，叠加量测监控对准，缺陷检测追踪颗粒与图形失败，通过SPC/APC形成闭环优化。简而言之，图形化就是在“沉积—图形化—刻蚀—去胶”的循环中，把纳米级电路一层层刻进晶圆，它决定了器件的尺寸极限、速度与能耗，是现代半导体制造最核心、也最考验工艺整合与洁净控制的环节。
图7 晶圆图形化分布
电路设计是芯片制造链条的“0“ 到 ”1”阶段：把要实现的功能变成可落地的电路与版图。流程通常从系统规格和架构出发（要做什么、性能/功耗/面积 PPA 目标是多少），再用硬件描述语言（Verilog/ VHDL/ SystemVerilog）写出RTL级的逻辑功能。随后进行大量验证：功能仿真、形式验证、覆盖率分析，确保逻辑在各种边界条件下都正确。
通过综合（Synthesis），RTL被映射成由标准单元（门电路、触发器等）组成的门级网表；接着进入物理实现：楼层规划（Floorplan）、时钟树综合（CTS）、布局与布线（Place & Route）。这一阶段要反复做静态时序分析（STA）、功耗与热分析、信号完整性检查（串扰、EM/IR），在速度与能耗之间权衡优化。
当物理版图完成后，还要通过物理验证：DRC（设计规则检查）保证版图满足工艺制造约束，LVS（版图-原理图一致性）确保连线无误，寄生参数提取（RCX）用于再一次时序/功耗回报收敛。最终，满足签核标准的版图数据（GDSII/ODB）被用来制作光罩，进入后续的晶圆流片。简言之，电路设计把“功能需求”一步步变为“可制造图样”，其质量直接决定芯片的性能、功耗、面积与良率。
图8 电路设计流程
电路能否稳定运行，既取决于材料本身（如电阻率、介电常数、迁移率等）和器件几何尺寸，也受器件之间的相对位置影响——距离、走线宽度与层间耦合都会改变时序与功耗。为把“电路图”落成“可制造的几何图样”，工程师用专用 EDA 布局布线工具将晶体管、连线等元件转换为具有精确尺寸的版图。由于芯片像盖楼一样一层层堆叠，复杂电路会被拆解成多张“分层设计图”（如扩散层、多晶硅、金属 1/2/…、通孔等），每一层都以数字化数据库存储（如 GDSII/OASIS），本质上是一组可被计算机处理的 X–Y 坐标与多边形集合。最终，这些分层图样被用来制作光罩，指导晶圆在不同工序中逐层构建出完整的集成电路结构。
图9 电路版图
光刻是把“版图数据”转成晶圆上真实几何结构的关键步骤。常见做法是先把某一层的分层设计图写入光刻母版（也称掩膜/reticle）：在石英基板上镀一层铬，再用电子束曝光把需要透明/不透明的图形刻出来。生产时，步进式或扫描式曝光机（stepper/scanner）用深紫外/极紫外光（i-line、DUV、EUV 等）把掩膜上的图形按比例投影到涂有光刻胶（photoresist）的晶圆上。一次只曝光晶圆上的一个小区域（称为“场”），然后反复“步进+曝光”，直到整片晶圆覆盖完成。每一个工艺层都有自己独立的掩膜，因此一款芯片往往需要几十张甚至上百张掩膜。
完整流程通常包括：旋涂光刻胶→软烘→对准→曝光→后烘（PEB）→显影→图形转移（刻蚀/离子注入等）→去胶。为提升分辨率与对准精度，还会结合光学邻近效应修正（OPC）、相移掩膜、多重图形化（如 SADP/SAQP）、以及掩膜防尘膜（pellicle）等技术。对于少量试产、超大尺寸结构或掩膜制作阶段，也可采用电子束直写（E-beam direct write）跳过掩膜，直接在晶圆上逐点曝光，但速度较慢，通常用于掩膜制作和研发验证。
04
光刻工艺
光刻是把电路“蓝图”转印到晶圆上的核心工艺，相当于在玻璃上刻好的模板（掩膜/Reticle）用光学投影缩小后写到一层感光材料（光刻胶）里。流程通常是：先在晶圆上均匀旋涂光刻胶并软烘，提升膜面平整和黏附；随后用对准系统让掩膜上的对准标记与晶圆既有图形精准重合，曝光机（步进式或步扫式）用深紫外（DUV，248/193 nm）或极紫外（EUV，13.5 nm）光，在投影物镜的帮助下把图形按 4×或 5×缩小投影到胶上；经后烘（PEB）完成化学放大反应，显影后得到“正胶”或“负胶”的微纳图形。其后用刻蚀把裸露区域的薄膜去除，最后剥胶完成一层图形的制造。
分辨率主要受光波长 λ 和物镜数值孔径 NA 限制，经验上特征尺寸约 R≈k₁·λ/NA，景深 DOF≈k₂·λ/NA²；因此工业界一方面不断缩短波长（从 g/i 线到 193 nm 再到 EUV），另一方面提升 NA，并辅以多重图形化（双/四重曝光）、相移掩膜与光学邻近效应校正（OPC/RET）来扩展“工艺窗口”。为了把数十层甚至上百层图形层层对齐，设备需控制纳米级套刻误差与曝光剂量/焦距的稳定性，配合在线计量（CD-SEM、散射计）与缺陷检测，确保临界尺寸（CD）与良率。简单说，光刻像“摄影+放大镜+化学显影”的组合，是把抽象的电路设计一层一层、准确无误地变成可制造的微观结构的关键步骤。
图10 光刻工艺工具原理图
视频1 EUV光刻工艺
05
掺杂工艺
掺杂（Doping）是在晶圆上按版图把受控浓度的杂质引入硅中，以形成 n 型/ p 型区域和 P–N 结的核心步骤。通常先在绝缘层（氧化硅/氮化硅）上通过光刻开窗口，只在暴露区域掺入杂质。常用两条工艺路线：
热扩散（Thermal Diffusion）
在约 900–1100 ℃的炉管中，引入含硼/磷/砷等气体或固体源（如 B₂H₆、PH₃、POCl₃）。杂质在高温下按 Fick 定律自表面向体内扩散，形成典型的 恒源预沉积（表面浓度近饱和）+ 驱动扩散（进一步变深、变宽）的双阶段曲线（erfc/高斯型）。优点是设备简单、一次性处理大批晶圆、适合形成较深的阱/接触层；缺点是热预算高、横向扩散大、尺寸控制受限，不利于超浅结。
图11 热扩散工艺
离子注入（Ion Implantation）
将杂质电离并经质量分析后，用几十 keV 至数百 keV 的加速电场打入硅中。“剂量（cm⁻²）”决定载流子浓度，能量决定结深与分布峰值；通过倾角/方位控制可抑制通道效应。注入几乎在室温完成，精度高、重复性好，适合超浅源漏和阱工程（LDD、Halo 等）；但会造成晶格损伤与失活，须经“快速热退火（RTA/Spike/激光）”修复并激活，同时控制瞬态增强扩散（TED）。
两种方法都依赖掩膜选择性掺入，并配合片阻测试、SIMS深度剖面等计量手段闭环控制。简言之：热扩散胜在简单与深结；离子注入胜在精确与浅结。实际工艺常按器件需求与热预算，将两者与光刻、刻蚀、退火等步骤集成，实现所需的结深、浓度和对准精度。
图12 离子注入工艺
视频2 掺杂工艺
06
总结
晶圆制造的本质，是在极端洁净与精准的环境里，把“沉积—图形化—刻蚀—去胶—退火—平坦化”的通用循环做上几十甚至上百次，每一次都把纳米级几何与材料性质锁进容差范围。唯有把这套循环做“稳”、“准”、“一致”，才能在同一片硅上同时获得性能、功耗、面积与成本（PPA&C）的最优平衡。
参考文献
https://www.toshiba-clip.com/en/detail/p=3839
https://www.horiba.com/pol/semiconductor/
https://www.horiba.com/int/semiconductor/process/facility/
https://www.iue.tuwien.ac.at/phd/minixhofer/node17.html
https://ukam.com/manufacturing-processes-for-silicon-semiconductors-from-ingot-to-integrated-circuit/
- https://www.horiba.com/pol/semiconductor/
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