Vivado入门教程：如何将自己写的程序封装成IP核（以AXI4接口为例）- 大数跨境

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Vivado入门教程：如何将自己写的程序封装成IP核（以AXI4接口为例）

跨境人老刘

2025-10-20

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导读：在FPGA开发中，将常用功能模块封装成IP核可以大大提高代码的复用性和开发效率。

在FPGA开发中，将常用功能模块封装成IP核可以大大提高代码的复用性和开发效率。本文将详细介绍如何使用Vivado工具将自定义程序封装成IP核，特别以创建新的AXI4接口程序为例。

一、创建新IP核

1.1 启动IP创建向导

首先打开一个现有工程（或新建工程），在Vivado菜单栏中选择：Tools-->Create and Package New IP

点击"Next"进入下一步。

1.2 选择IP创建类型

这里有两个重要选项：

Package your current project：将当前正在使用的工程封装为IP核
Create a new AXI4 peripheral：生成一个AXI4接口的模板程序

我们选择"Create a new AXI4 peripheral"，这是更常用的方式，特别是当需要与处理器进行数据交互时。

1.3 配置IP核基本信息

在这一步中，需要定义：

IP核名称：建议使用有意义的命名，如my_axi_ip
存储路径：选择一个方便管理的路径存放IP核文件

点击"Next"继续。

1.4 设置AXI4接口参数

根据实际需求配置接口参数：

接口数量：根据设计需求选择
接口类型：通常选择AXI4-Lite用于寄存器配置，AXI4-Full用于大数据量传输
数据位宽：32位、64位等，根据数据传输需求选择

1.5 选择IP核处理方式

完成基本配置后，有两个选项：

Add IP to the repository：将IP添加到IP库
Edit IP：直接编辑IP

两个选择都可以，如果选择前者，完成后可以在IP Catalog中搜索到你的IP，然后右键选择"Edit IP Packager"进行编辑。

二、编辑IP核源码

2.1 了解自动生成的代码结构

打开IP编辑界面后，会看到自动生成的工程文件，主要包括：

顶层模块（如myip_v1_0）：对外提供AXI4-Lite从接口
AXI接口模块（如myip_v1_0_S00_AXI）：实现AXI4-Lite协议，默认生成4个寄存器

2.2 顶层模块分析

module myip_v1_0 #	(		parameter integer C_S00_AXI_DATA_WIDTH	= 32,		parameter integer C_S00_AXI_ADDR_WIDTH	= 4	)	(        // 时钟和复位		input wire  s00_axi_aclk,		input wire  s00_axi_aresetn,
        // AXI4Lite接口		input wire [C_S00_AXI_ADDR_WIDTH-1 : 0] s00_axi_awaddr,		input wire [2 : 0] s00_axi_awprot,		input wire  s00_axi_awvalid,		output wire  s00_axi_awready,		input wire [C_S00_AXI_DATA_WIDTH-1 : 0] s00_axi_wdata,		input wire [(C_S00_AXI_DATA_WIDTH/8)-1 : 0] s00_axi_wstrb,		input wire  s00_axi_wvalid,		output wire  s00_axi_wready,		output wire [1 : 0] s00_axi_bresp,		output wire  s00_axi_bvalid,		input wire  s00_axi_bready,		input wire [C_S00_AXI_ADDR_WIDTH-1 : 0] s00_axi_araddr,		input wire [2 : 0] s00_axi_arprot,		input wire  s00_axi_arvalid,		output wire  s00_axi_arready,		output wire [C_S00_AXI_DATA_WIDTH-1 : 0] s00_axi_rdata,		output wire [1 : 0] s00_axi_rresp,		output wire  s00_axi_rvalid,		input wire  s00_axi_rready	);// Instantiation of Axi Bus Interface S00_AXI	myip_v1_0_S00_AXI # ( 		.C_S_AXI_DATA_WIDTH(C_S00_AXI_DATA_WIDTH),		.C_S_AXI_ADDR_WIDTH(C_S00_AXI_ADDR_WIDTH)	) myip_v1_0_S00_AXI_inst (		.S_AXI_ACLK(s00_axi_aclk),		.S_AXI_ARESETN(s00_axi_aresetn),		.S_AXI_AWADDR(s00_axi_awaddr),		.S_AXI_AWPROT(s00_axi_awprot),		.S_AXI_AWVALID(s00_axi_awvalid),		.S_AXI_AWREADY(s00_axi_awready),		.S_AXI_WDATA(s00_axi_wdata),		.S_AXI_WSTRB(s00_axi_wstrb),		.S_AXI_WVALID(s00_axi_wvalid),		.S_AXI_WREADY(s00_axi_wready),		.S_AXI_BRESP(s00_axi_bresp),		.S_AXI_BVALID(s00_axi_bvalid),		.S_AXI_BREADY(s00_axi_bready),		.S_AXI_ARADDR(s00_axi_araddr),		.S_AXI_ARPROT(s00_axi_arprot),		.S_AXI_ARVALID(s00_axi_arvalid),		.S_AXI_ARREADY(s00_axi_arready),		.S_AXI_RDATA(s00_axi_rdata),		.S_AXI_RRESP(s00_axi_rresp),		.S_AXI_RVALID(s00_axi_rvalid),		.S_AXI_RREADY(s00_axi_rready)	);
	// Add user logic here
	// User logic ends
	endmodule

默认配置：

数据位宽：32位
地址位宽：4位

这些参数都可以根据实际需求进行修改。

2.3 自定义功能实现

在AXI接口模块中，可以找到自动生成的4个寄存器，对应地址：

0x00：slv_reg0
0x04：slv_reg1
0x08：slv_reg2
0x0C：slv_reg3

你可以在此基础上添加自己的逻辑功能。

always @( posedge S_AXI_ACLK )	begin	  if ( S_AXI_ARESETN == 1'b0 )	    begin	      slv_reg0 <= 0;	      slv_reg1 <= 0;	      slv_reg2 <= 0;	      slv_reg3 <= 0;	    end 	  else begin	    if (slv_reg_wren)	      begin	        case ( axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )	          2'h0:	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin	                // Respective byte enables are asserted as per write strobes 	                // Slave register 0	                slv_reg0[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];	              end  	          2'h1:	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin	                // Respective byte enables are asserted as per write strobes 	                // Slave register 1	                slv_reg1[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];	              end  	          2'h2:	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin	                // Respective byte enables are asserted as per write strobes 	                // Slave register 2	                slv_reg2[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];	              end  	          2'h3:	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin	                // Respective byte enables are asserted as per write strobes 	                // Slave register 3	                slv_reg3[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];	              end  	          default : begin	                      slv_reg0 <= slv_reg0;	                      slv_reg1 <= slv_reg1;	                      slv_reg2 <= slv_reg2;	                      slv_reg3 <= slv_reg3;	                    end	        endcase	      end	  end	end