芯科普 | 芯粒集成芯片的测试与可测试性设计技术

芯粒集成芯片由多个芯粒构成，在现有的计算系统中大量使用，可有效提升系统的计算能力，降低功耗及设计成本[1]。芯粒集成技术在IntelSapphire处理器[2]、Ponte Vecchio GPU[3]、AMD Rome和Matisse[4]等处理器设计及Tesla DOJO超级计算机[5]中均有应用。DOJO超级计算机中使用的芯粒及其互连设计如图1所示，其每个动态随机存储器通过特制的接口处理器连接成2D网络。

图1 DOJO超级计算机中使用的芯粒及其互连设计Figure 1 Design of chiplets and their inter-connections used in super computer DOJO

在芯粒集成芯片中，多个功能芯粒通过片上网络和中介层等高速互连结构进行连接，形成1个在封装层面高度集成的系统级芯片。与传统单芯片片上系统相比，芯粒集成芯片在结构上更加模块化，但也引入了更复杂的物理互连路径和更多的故障模式：在芯粒间的路由器及物理互连链路中，最常见的物理故障是开路故障和短路故障[6]；在各个逻辑内核处，更常见的是固定故障[7]。芯粒集成芯片的测试和可测试性设计(design for testability，DFT)是芯粒集成芯片的核心问题[8-9]。该测试不仅需要对芯粒中的路由器、逻辑内核和物理互连进行测试，还需要设计适配的路由算法，并进行测试调度，以降低测试消耗的时间和数据容量[10]。进一步地，在芯粒集成芯片中，测试对象的规模呈指数级增长。随着芯粒数量增加，物理互连和节点数量迅速扩展，测试空间也增大。如果仍然采用传统的分模块独立测试方式，不仅测试时间难以控制，而且测试资源利用率会显著下降。例如，在某一芯粒执行固定故障测试时，其余芯粒和互连结构可能处于空闲状态，造成测试硬件与测试带宽的浪费。在大规模多芯粒集成的芯片中，单独分阶段测试将显著拉长测试周期，并增加测试成本[11]。此外，在进行统一测试时，测试数据包往往需要通过片上网络在不同芯粒之间传输，该传输造成的流量会对网络产生额外负载。如果调度策略不合理，则容易出现局部拥塞和链路利用率不均衡，甚至热点集中等问题，从而拖慢整体测试进度，甚至影响测试结果的稳定性。因此，为了提升测试效率，必须采用更高效和负载更均衡的测试数据包传输调度机制。总而言之，芯粒集成芯片测试及其DFT技术是芯粒集成芯片不可或缺的技术，不仅需要适配多种故障类型的测试，更需要对测试流程、数据传输、时序控制与资源分配进行全局优化，以缩短测试周期，降低测试成本，并提升大规模多芯粒系统的整体可测性与可靠性。

2 、IEEE针对芯片测试提出的相关标准

在测试架构方面，国外学者较早提出基于标准接口的测试方案，将测试机制与系统结构紧密结合。电气电子工程师学会（Institute of Electrical and Electronics Engineers, IEEE）针对芯片测试制定的标准最早可追溯到1990年发布、2013年最新修订的IEEE Std 1149.1—2013[12]，即JTAG标准，其目标是为数字电路提供标准化的测试方法，以解决传统外部探针测试(如针床测试)难以覆盖复杂多层印刷电路板及高密度封装芯片的问题。作为补充，IEEE分别发布了用于混合信号测试的IEEE Std 1149.4—2024[13]、用于高速差分信号测试的IEEE Std 1149.6—2015[14] 和简化接口的IEEE Std 1149.7—2022[15]。2014年，IEEE发布了用于访问和控制芯片内部嵌入式设备测试的IEEE Std 1687—2014[16]，即IJTAG标准，其简单示意如图2所示。在与JTAG标准兼容的同时，IJTAG将可访问性从芯片边界扩展到芯片内部模块，每种模块称为段，每个段中包含多种设备。IJTAG 通过可重构扫描路径，可按需访问不同内部设备，从而在不显著增加测试引脚数量的前提下，提高可测试性与可观测性。IJTAG标准支持嵌入式设备访问，新增了对外的测试访问端口结构，以便外部测试，还增加了用于描述片上设备的连接与操作的ICL和PDL两种硬件语言，使得芯粒集成芯片的测试成为可能。该标准特别适用于复杂片上网络和芯粒集成系统，在DFT、在线监测和系统级调试中具有重要作用。

图2 IJTAG标准的简单示意图Figure 2 Simple schematic diagram of the IJTAG standard

此后，许多研究对IJTAG标准进行了进一步扩展。例如，基于该标准整合的2D堆叠芯片和3D堆叠芯片测试，利用可配置的串行连接测试访问端口网络，同时支持2D I/O和3D有源/无源链路的测试扫描，并使用压缩逻辑的全扫描网络减少了测试引脚数[17]。IJTAG标准还提升了片上网络的安全防护能力，如基于认证机制的IJTAG网络结构[18]能够防止未经授权的测试访问和数据泄露攻击，并避免数据窃取与篡改攻击[19]。基于IJTAG标准，IEEE于2019年进一步发布了IEEE Std 1838—2019[20]，旨在为3D堆叠芯片提供测试访问架构，其简单示意如图3所示。该标准引入了串行控制机制，作为全局串行控制链，实现对各层芯粒测试模式与数据路径的统一配置；同时引入了芯片封装寄存器，作为每个芯粒的局部测试接口，提供测试数据的接入、隔离与旁路功能。在测试过程中，串行控制机制负责配置各芯粒状态，芯片封装寄存器根据配置建立测试数据通路，从而实现多层芯片的可控访问与高效测试。

图3 IEEE Std 1838—2019的简单示意图Figure 3 Simple schematic diagram of IEEE Std 1838—2019

近年来，Marinissen等[21]成立了IEEE Std P3405工作组，并于2024年提出了IEEE Std P3405—2024。目前仍在继续完善中。该标准可与当前工业界常用的通用芯粒快速互连标准兼容，专用于芯粒集成芯片的芯片间互连测试和故障修复。上述标准的对比分析如表1所示。

3 、故障测试技术

3.1 固定故障的确定性测试

确定性测试技术具有覆盖率更高和测试向量的数据量更低等优势[22]，近年来逐渐取代了伪随机测试，成为固定故障测试的主要选择。在数学上，确定性测试一般使用布尔导数进行定义。

图4 确定性测试的硬件架构Figure 4 Hardware architecture of deterministic testing

确定性测试既保留了移位寄存器逐拍生成向量的结构优势，又能够精确控制生成序列，因此可定向激励与覆盖特定难检故障。此外，Froese等[26]还提出了一种专门的新型测试压缩方案，其中，SLFSR仅需要将测试压缩用的种子传送到内核，因此降低了测试向量传输负载。

3.2 开路与短路故障测试技术

开路和短路故障模型如图5所示。其中，开路故障类似于固定故障，通过分别输入0和1来确认。当输出不是分别为0和1，而是恒定为0或1时，电路出现开路故障。短路故障则分为桥接或故障和桥接与故障。由于短路故障是由两端输入错误相连而产生的，因此短路故障的测试需要分别对两端输入01和10来确认。

图5 开路和短路故障模型Figure 5 Fault model of open and short

对开路和短路故障的测试，传统上使用原/补码测试向量产生算法进行自动测试向量生成，其算法流程如图6所示。算法首先计算原码测试向量的总数(其中，q为待测电子元件总数)，并对所有输入进行从0到q－1的赋值，再将所赋十进制值转变为N位二进制数，形成1个q行N列的矩阵。对该矩阵进行转置，其每行即为原码测试向量，而每行的补码即为补码测试向量。由于将原码和补码同时用作测试向量的方法能够保证每个输入在所有测试向量中不可能全为0或全为1，因此每个输入都能保证分别被0和1输入过，可测出开路故障。而由于算法首先进行了N的计算，且计算结果向上取整，能保证≥q，即每个输入均能被赋予不同的十进制值，其二进制值能保证两两不同。因此，对于任意两个输入，总能找到原码测试向量中的某一位，使两个输入在这一位的值分别为0和1。在此情况下，这一原码测试向量的补码测试向量必然能使二者输入的值分别为1和0。由此可得，对于任意两个输入，总能保证分别用0和1、1和0进行过测试，可测出短路故障。

图6 原/补码测试向量产生算法流程Figure 6 Procedure of true/complementary-coded test vector generating algorithm

近年来，Chuang等[27]按照缺陷类型，分析了传统的物理互连自动测试向量生成方法，并设计了E2I-Test这一改进的原补码测试方案，以涵盖给定的互连集合的所有开路和短路故障，并过滤掉在实际电路中不可能发生的故障。该方法支持故障诊断，还可以防止混叠，并且能够确保测试向量数不随待测互连数上升而上升，进而确保了在互连数呈指数增长时仍能进行有效测试。此外，Lai等[28]则利用调整过的脉冲消失测试方法，针对物理互连的小型短路故障进行了内建自测试，而Abdennadher[29]实现了解耦式片上系统设计中的芯粒间通信互连测试。此外，在片上网络的开路和短路故障测试中，许多研究已经提出了DFT相关的应用。Grecu等[30]提出的方法利用数据传输机制固有的并行性降低互连测试的成本，并使用额外交换机支持多播测试，减少测试应用时间。Cui等[31]则从物理感知层面提出了一种芯粒开路和短路故障的测试与修复方法，其核心思想是将互连的物理结构信息(如连线长度、封装布局与电气特性)引入故障建模，从而更准确地刻画开路、短路及电阻型缺陷，提升系统整体可靠性与可测试性。Bhoumik等[32]则将片上网络测试与内建自测试相结合，利用封装结构特征进行系统化分析，并将内建自测试架构直接嵌入片上系统，使测试过程能够自主完成。该方法将缺陷建模、测试向量生成与片上执行流程进行一体化集成，从而显著提升了芯粒互连测试的效率与可扩展性。

4、测试数据传输技术

按照目标节点数目，片上网络中的数据传播可分为单播、多播和广播3种形式。单播指1个源节点向1个目标节点发送数据，是片上网络中最基本和最常见的通信形式。单播占用较小的网络资源，易于实现，且易于进行拥塞控制和流量管理，但缺点是带宽利用率和数据分发效率低。多播指1个源节点向多个目标节点发送数据[33]。多播可通过构造多播树作为传播路径，并在多播树中的某些分叉点复制数据，而非源节点重复发送。多播减少了网络带宽消耗，提高了数据分发效率，但增加了路由和死锁避免策略的复杂度，容易形成拥塞热点。广播则是多播的一种特殊形式，即一个源节点向全网所有节点发送数据。由于广播极易产生大规模流量，造成严重的网络拥塞，功耗也较高，因此一般只用于必需的全局一致性操作，并严格限制信息长度。在片上网络中，数据包的传输路径由预先设计好的路由算法决定，其优劣直接影响数据通信的效率、时延和系统整体的可靠性。常见的路由算法主要包括维序路由(dimension-ordered routing，DOR)和自适应路由两大类，其中前者以结构简单、行为确定性强而被广泛应用于实际片上网络设计中。DOR是一种典型的确定性路由算法，其基本思想是在各个维度上按照预定义的顺序逐步完成路径选择。例如，在二维网格结构中，常采用先沿X方向再沿Y方向的路由策略。此时，DOR又称为XY路由算法，其简单示例如图7所示。该方法具有实现简单、硬件开销低和易于验证等优点，同时由于其路径选择过程不依赖网络状态信息，因此能够从理论上避免循环依赖，从而天然保证无死锁特性[34]。此外，DOR算法的路径唯一，行为可预测，这对测试与调试尤其重要，能够有效降低系统设计复杂度。在高负载情况下，尽管固定路径可能导致局部链路拥塞，但这种拥塞特性在某些容错测试场景中反而具有积极作用，如有助于激发潜在故障并提高检测覆盖率。Taheri等[34]正是利用这一特性实现了面向容错的片上网络设计，通过结合拥塞感知机制，在大带宽条件下实现对同步错误、数据紊乱和缓冲区异常等问题的系统级容忍。

图7 XY路由算法示例Figure 7 An example of XY routing algorithm

相比之下，自适应路由能够根据网络的实时状态(如链路拥塞程度或缓冲区占用情况)动态调整数据包的传输路径，从而在一定程度上提升网络吞吐率，并降低平均延迟。然而，这类方法通常需要额外的状态感知与决策逻辑支持，增加了路由器设计的复杂度和硬件开销。同时，由于路径选择的不确定性，自适应路由在验证与调试过程中也面临更高难度，并可能引入乱序到达等问题，对系统设计提出更高要求。此外，为了避免死锁，自适应路由通常需要引入额外机制，如基于虚拟通道的资源划分方法，通过在同一物理链路上构建多个逻辑通道，从资源分配角度打破循环依赖关系，以实现死锁避免。DOR和自适应路由的对比如表2所示。

针对测试数据包的发送与DFT技术的结合，Lee等[35]提出了一种面向吞吐率优化的片上网络多播路由方法。该方法根据网络拓扑和通信模式构建定制化的多播路由结构，在减少数据复制开销的同时优化链路负载分布，通过避免热点链路和实现流量均衡，显著提高了多播通信的吞吐率与网络利用率。Yang等[36]则提出了一种面向片上网络多播通信的高效路由器结构，通过引入缓冲区共享机制，使多个输出端口能够复用同一组存储资源，从而减少传统多播路由中因数据复制带来的存储开销。Xiang等[37]则提出了一种基于单播的多播功率感知测试调度方案，通过高效的测试压缩来进行芯粒集成芯片测试，允许同一个测试数据包可传送到不完全相同的逻辑内核，从而降低测试成本。在数据调度上，芯粒集成芯片的测试主要采用总线传输或多播传输。针对总线传输，Iwata等[38]总结了同构多核片上系统中的测试架构权衡方法。针对多播传输，Xiang等[39-41]提出了一种基于单播的多播算法，使用片上网络作为互连结构，向路由器和逻辑内核传播数据，所有相同的路由器和逻辑内核可共享相同的数据包，并利用多次单播构成的多播算法将测试数据包多播至相同的逻辑内核。测试响应沿多播树的反向路径收集，还可使用基于多输入签名寄存器的未知容忍响应压缩器在芯片上压缩具有未知信号的测试响应。此外，该方法不仅能传送用于路由器测试的测试数据包，还可将测试数据包复制到路由方案路径的中间节点，以避免数据包消费通道死锁。

5、芯粒集成芯片的商用工具

在芯粒集成芯片测试领域，商用EDA工具在实际应用中发挥着关键作用。目前主流的统一测试商用工具为Siemens公司开发的流式扫描网络(streaming scan network，SSN)[42]。该工具使用嵌入式确定性测试(embedded deterministic testing，EDT)作为固定故障测试方法。此外，Intel等公司也提出了部分架构的新型组件配置。这些工具在扫描测试、测试压缩及测试生成方面具有较高成熟度。SSN的测试架构如图8所示。在设计上，SSN基于独立的测试总线和控制信号总线进行扫描数据分发，并在每个待测内核中加入流式扫描主机(streaming scan host，SSH)，使每个SSH通过总线传输数据驱动本地扫描资源。在数据传输方面，SSN利用独立的测试总线输入输出测试向量与响应数据，使该总线与片上系统原有的功能互连网络完全解耦。这种架构虽能有效避免功能路径对测试数据传输的干扰，但由于测试数据并未经过实际的片上互连路径进行传输，因此该架构无法覆盖节点原有的路由器和物理互连故障测试，只能对内核进行故障测试。此外，额外测试总线的带宽往往低于片上系统原有的功能总线，导致测试效率进一步下降。同时，SSN的测试调度算法对装载相同电路的不同节点内核必须进行严格的串行测试，只允许装载不同待测电路的节点同时传输测试向量进行测试，该方法显著增加了测试用时。

图8 SSN测试架构Figure 8 Test architecture of SSN

SSH的硬件架构如图9所示。该架构在芯粒的每个功能节点外部进行统一的测试封装，集成了符合IJTAG标准的寄存器结构、基于有限状态机的核心控制单元和测试时钟生成模块等[42]。此外，每个SSH上都加装了基于IJTAG标准的接口，用于在应用扫描测试模式之前加载与协议相关的信息，如活动总线宽度、各节点在节点驱动系列中的位置、每个扫描模式的移位周期数和扫描使能转换时序信息等。

图9 流式扫描主机的硬件架构Figure 9 Hardware architecture of streaming scan host

对于故障测试，SSN测试架构采用EDT技术，其测试向量产生与测试响应压缩的整体硬件架构如图10所示。在测试向量产生阶段，EDT采用环形产生器(而非SLFSR)作为测试向量产生器，其输出的初始测试数据经过相移器进行扩展与重排，从而生成多个具有低相关性的扫描输入序列，并分别驱动多条扫描链。在测试响应处理阶段，各扫描链输出的数据首先经过压缩逻辑进行汇总，再同样经过基于异或门的测试响应压缩器进行响应压缩。这种架构虽然简化了控制逻辑，但同时也增加了布线复杂度与硬件开销。

图10 EDT硬件架构Figure 10 Hardware architecture of EDT

SSN架构的特点如表3所示。作为主流的芯粒集成芯片商用测试软件，SSN架构简单，硬件面积开销较低，但其使用额外测试总线的测试架构，导致其测试覆盖情况和测试开销均不理想，仍有较大改进空间。

上述SSN架构基于外部自动测试设备（automatic test equipment, ATE）进行测试。在不使用任何外部设备时，Siemens公司还开发了现场测试技术[42]，利用计算机硬盘的存储空间和缓存读写现场测试文件，完成扫描输入与输出。现场测试技术的测试架构如图11所示。该技术采用与功能程序类似的运行模式，可通过特定的内核驱动程序将数据存储在特定的硬盘存储空间，并在需要进行测试时读出。现场测试技术在测试过程中使用与SSN相同的EDT技术，其测试结果通过类似于功能程序的文件格式存储备用。

图11 现场测试技术的测试架构Figure 11 Test architecture of in-field testing technique

除了Siemens公司外，其他公司也提出了测试框架中部分结构的新型配置。例如，Intel公司创造性地提出了内部I/O (Internal I/O，IIO)的定义[43]，讨论了同步性、数量、频率、不可访问性和通道间频繁交互性等，分析了IIO测试和常见测试之间的区别，利用IIO已知的互连电气特性，消除了对调谐电路和相关模拟组件的需求。该工作还实现了IIO的DFT架构和片上系统层级的DFT支持，并对IIO的故障诊断给出了相关支持。AMD公司则开发了多芯片封装扫描的序列化-反序列化器[44]，如图12所示。该设计将并行的测试数据序列化，使之变为串行的数据进行传输，再在需要使用这些数据处将其反序列化为并行数据。由于芯片互连在功能上是具有有限通道数量的高速串行接口，因此，与使用并行数据相比，使用串行数据进行数据传输更能降低测试时间和生产成本。然而，这种测试数据的序列化和反序列化必须对自动测试向量生成工具透明，从而在不影响测试环境其余部分的情况下提供更高带宽。此外，序列化-反序列化器需要复用高速通信物理链路，而这些链路内部包含锁相环、均衡电路和时钟恢复电路等复杂的高速模拟模块，其面积和功耗远高于普通扫描链。

图12 序列化-反序列化器的概念图Figure 12 Conceptual diagram of serializer-deserializer

6、芯粒集成芯片的测试技术展望

目前，芯粒集成芯片的测试和DFT技术已经取得了显著进步，但随着芯粒数量增加和系统复杂度提升，仍有许多研究问题亟待解决。首先，在内核的固定故障测试方面，现有方法主要采用单进程测试，未来可以探索多进程并行测试机制，以充分利用ATE的CPU资源，从而提高测试吞吐率和降低测试时间。其次，目前的芯粒集成芯片测试主要针对内核的固定故障，而路由器和物理互连的开路/短路故障则需要单独测试。未来可以在现有测试框架的基础上，设计统一的测试调度策略，实现对全部故障类型的有效检测，从而进一步提升芯粒集成系统的可靠性和测试完整性。最后，目前提出的芯粒集成芯片测试方法仅针对2D和2.5D封装的二维网格结构，对于3D封装、2.5D与3D混合封装，以及其他拓扑结构的片上网络(如环形和蝴蝶形等)，尚未进行充分验证。未来研究可以将测试框架和多播数据传输方法扩展至不同封装方式和拓扑结构，以验证其通用性和适应性，并针对特定拓扑的特性进行优化，以提高测试覆盖率和数据分发效率。综上所述，未来工作应当围绕多线程测试优化、不同拓扑结构的测试方法拓展及对更多故障类型的覆盖展开。这些研究将为大规模和多功能芯粒系统提供更加全面、高效和可靠的测试解决方案，为芯粒级DFT架构和片上网络测试的持续发展奠定坚实基础。

7、总结

芯粒集成芯片测试技术涵盖故障建模、测试向量生成、数据传输及系统级调度等多个关键环节。现有方法通过结合确定性测试与网络化数据传输，提高故障覆盖率和降低测试时间，但在大规模系统中仍面临资源利用不均与网络拥塞等问题。标准体系的持续完善为复杂系统测试提供了统一接口与实现基础，而片上网络的引入则使测试过程与通信结构深度耦合，对路由与调度策略提出了更高要求。商用工具的发展体现了测试架构向分布式与高带宽方向的演进趋势，但在互连故障覆盖与系统级统一测试方面仍需进一步优化。整体来看，未来技术发展需要在多类型故障协同测试、数据传输效率提升及不同结构体系适配等方面持续推进，以满足高复杂度芯粒系统的测试需求。