决定DRAM密度上限的，不再仅依赖单元微缩，更取决于垂直堆叠层数与单单元比特存储量。
随着平面DRAM微缩逼近物理极限，中国科学院微电子研究所等团队展示了一种基于IGZO氧化物半导体的3D DRAM新技术。该方案实现了四层2T0C（双晶体管零电容）存储单元的实验制备，单单元可区分8种状态以存储3比特数据，测试数据显示其具备400秒的数据保持时间和10纳秒的写入速度。这项研究的核心价值在于验证了垂直堆叠、多比特存储与可靠读出在同一器件结构中的可行性，为存储器增密提供了新的技术路径。
DRAM增密困境：平面微缩难以为继
传统DRAM采用1T1C（一晶体管一电容）结构，随着工艺节点推进，电容在缩小空间内维持足够电荷的难度剧增。行业正从平面6F²单元向4F²及三维架构演进。此次研究采用的2T0C结构取消了独立存储电容，利用存储节点及晶体管相关的寄生电容保存数据。这种设计不仅更适合垂直排列，也为多电平存储创造了条件。
材料方面，团队选用铟镓锌氧化物（IGZO）半导体。其低关态漏电特性有助于延缓电荷流失，而较低的沉积温度则允许在既有电路层上继续加工而不破坏下层结构，这对三维堆叠工艺至关重要。
架构创新：四层垂直堆叠与双栅读出
研究展示了四层垂直字线（V-WL）配合水平位线的架构。写入与读取功能由不同晶体管分工：写字线负责施加电压至存储节点，读取晶体管则通过检测节点电压调节电流来识别数据。引入双栅读取晶体管是该设计的亮点，它为读操作提供了独立的控制端。
图1｜垂直字线连接多层存储单元，水平位线引出读写信号。
透射电镜图像证实了四层结构、IGZO沟道及相关介质的实际形成，表明该多层器件已完成实体制造而非仅停留于仿真阶段。
图2｜透射电镜验证了四层器件和IGZO沟道的实际制备。
双栅设计有效解决了大阵列读取时的串扰问题。读字线主要承担栅极控制而非电流传输，减轻了线阻压降；额外的栅极控制有助于关闭非选中单元，降低因电流共享导致的误读风险，确保了堆叠后的准确选中与读取。
“4D DRAM”概念：单单元3比特存储机制
该方案被称为“4D DRAM”，意指在三维空间堆叠之外，增加了单元内的多比特存储维度。通过0.3伏至1.0伏、步长0.1伏的写入电压，团队成功获得8个不同的存储节点电压水平，实现单单元3比特存储。测试显示，存储节点电压与写入电压拟合斜率约为0.97，表明写入控制具有良好的线性对应关系。
图3｜八条可区分的存储节点电压轨迹，对应单单元3比特状态。
需注意的是，虽然理论上四层各存3比特可使单个平面位置的信息量达12比特，但这并不等同于芯片密度直接提升12倍，因为字线、位线、外围电路及层间间距仍占用大量面积。此外，8种状态间的电压间隔较小，对器件阈值漂移、相邻单元耦合及电压衰减极为敏感，能否在大阵列中稳定应用，取决于读出窗口设计和误码控制能力。
性能指标解读：保持时间与写入速度
实验测得400秒的数据保持时间和10纳秒的写入速度。需明确的是，这是器件层面的特定测试结果，而非完整DRAM芯片在复杂工况下的最终产品规格。400秒反映了存储节点电压随时间衰减的情况，10纳秒则是单次写入操作的耗时。
图4｜器件测试实现400秒保持和10纳秒写入，双栅控制扩大了可用读出窗口。
双栅读出机制通过改变读字线偏置，显著改善了不同数据状态对应的电流差异识别度，为多电平识别提供了电路基础稳定性测试显示，双栅IGZO读取晶体管在25℃下阈值漂移约-14至40毫伏，85℃下约-30至80毫伏。但需注意，晶体管自身的阈值稳定性不等同于8个数据状态在高温下均能保持400秒，各项指标需分开评估。
产业化前景：从器件演示到阵列一致性
对比现有研究，本次双层栅2T0C方案在保持时间（400秒 vs 180秒）和多比特能力（3比特 vs 1比特）上均有提升。然而，不同机构采用的架构（如1T1C）及披露指标存在差异，不宜简单得出全面领先的结论。
图5｜对照方案显示，本次四层双栅2T0C同时实现3比特存储和400秒保持。
迈向量产的关键挑战在于阵列一致性。随着层数增加，IGZO沟道厚度、阈值电压、介质质量及连线电阻的一致性将直接影响多状态的可靠分离。此外，高温下的多状态保持能力、长期写入循环耐久性、阵列级误码率、感测电路开销及良率成本等问题，仍是决定该技术能否转化为具有成本优势产品的核心因素。
结语
该项研究的意义在于将四层3D 2T0C器件、双栅读出和单单元3比特存储整合于同一实验方案，证明了除平面微缩外的另一条增密路线可行。后续关注重点应从概念验证转向更大规模阵列中的状态保持稳定性、误码率、良率及成本数据。只有当这些指标在规模化生产中同时得到验证，3D多比特DRAM才具备从实验室走向真正存储产品的潜力。
