4F²架构通过压缩DRAM单元间距并将晶体管从硅基体中“垂直化”，试图突破平面缩放的电学边界。在AI对高带宽和大容量内存需求激增的背景下，结合垂直晶体管与晶圆键合技术，该路线有望将位密度提升约30%。然而，这一变革也带来了沟道失去体接触、电荷扰动阈值电压等新挑战，需依靠材料与工艺的创新来确保通道稳定性。
01 6F²架构面临漏电与寄生电容瓶颈
在传统DRAM单元中，位线负责读写，存储节点接触点连接晶体管与电容。随着制程进入10nm以下节点，接触开口工艺余量缩减，导致外部电阻上升，位线与存储节点间易出现漏电和寄生电容。
6F²与4F²是以最小特征尺度衡量单元占地的架构指标。数字越小，留给晶体管、电容和连线的平面空间越有限。这并非单纯依靠精细刻蚀即可解决，刻蚀、沉积和清洗的微小波动均会被放大为单元间的电学差异。继续压缩平面6F²架构将导致制造窗口和读写余量丧失，因此必须改变晶体管的形态与位置。
02 垂直晶体管与晶圆键合协同提升密度
4F²路线采用垂直晶体管替代埋沟道晶体管，并将DRAM阵列与外围逻辑拆分制造后键合。由于阵列无需再为感放、译码和字线驱动预留大量平面空间，设计—工艺协同可将位密度提升约30%。
该键合工艺复杂，需分别完成隔离、栅极形成及单元位线制作，再进行阵列—外围键合，随后从背面形成栅极、存储节点接触和电容。拆分制造使得外围电路可独立优化：随着DRAM功耗与速度瓶颈移向外围逻辑，且AI对ECC校验速度要求提高，独立晶圆上的逻辑工艺可按自身节奏引入FinFET、先进互连和低介电材料，而阵列层则专注于存储密度优化。
03 垂直通道缺失体接触引发浮体效应
垂直晶体管虽节省了面积，但也去除了传统器件的体接触。当位线或存储节点电位较高时，带间隧穿会导致空穴在沟道内积累。若空穴无法排出，阈值电压将上升，进而拖动DRAM区分“0”和“1”的参考电平，影响读写可靠性。
这种现象称为浮体效应，它将4F²的挑战从版图设计推进至材料层面：器件不仅需做得更窄，还需确保多余电荷无处停留或在产生后迅速消散。
04 抑制浮体效应的两种材料路径
目前主要有两种解决路径：一是将硅沟道做得足够薄，使其处于完全耗尽状态，减少电荷积累；二是采用IGZO等宽禁带氧化物半导体作为沟道。器件测试显示，这两种方法均能抑制浮体效应，但IGZO方案仍面临电极、间隔层、沉积工艺及后端制程兼容性等集成挑战。
因此，IGZO沟道目前仅是验证方向，尚未成为量产替代方案。4F²能否稳定量产，取决于垂直器件、键合界面、存储节点和沟道材料能否在同一条工艺线上同时达到标准。
05 4F²与3D DRAM的技术分野
4F²旨在改变单层DRAM单元的排列和器件形状，而3D DRAM则致力于将阵列向上堆叠。早期3D DRAM材料方案已展示超过100层的模具堆叠、纵横比超180:1的硅刻蚀以及选择比超100:1的横向SiGe凹槽处理。这些成果表明高深宽比结构正在被逐步攻克，但尚不等同于最终的量产堆叠高度。
06 HBM混合键合推动互联密度跃升
AI内存的发展不仅依赖单元密度，还涉及芯片间互联。HBM5预期将从微凸点转向混合键合，目标是将每平方毫米I/O数量提高最多1000倍，能效相比微凸点改善30倍。这一目标的实现取决于介电材料、铜连接、键合强度及可靠性能否同步达标。
尽管4F²、HBM和3D DRAM看似解决不同问题，其底层逻辑一致：将原本挤在平面内的单元、外围和芯片间连接拆解，再通过沉积、刻蚀、键合及材料界面技术重新整合。AI内存的下一步演进，已从单纯的“缩小单元”转变为“确保每一层连接的稳定性”。
结语：器件稳定性是4F²落地的关键
评估4F² DRAM不应仅关注单元面积和密度提升，更应聚焦于垂直沟道电荷清除机制、外围与阵列的键合工艺，以及新材料对后端工艺和长期读写的承受能力。只有妥善解决这些问题，4F²才能从紧凑的结构设计转化为满足AI带宽需求的成熟存储产品。
