随着AI算力芯片功耗激增，供电网络设计面临严峻挑战。去耦电容需无限贴近芯片以改善供电性能，但传统研发模式中，电容、基板与仿真由不同厂商负责，接口不兼容及责任推诿导致沟通成本高企。加之中介层产能紧缺，项目进度充满不确定性。
针对这一痛点，行业正从单一器件供应向系统级交付转型。苏州凌存科技提出将高容硅电容、硅中介层及仿真设计整合，提供一站式供电网络解决方案，旨在消除跨企业技术对齐的内耗，提升研发效率与供应链确定性。
破局之道：从器件供应商到系统级交付商
在传统芯片研发产业链中，逻辑设计、封装测试与元器件供应分工明确。然而，随着AI算力芯片快速迭代，瞬态大电流对供电网络精细度提出极高要求。去耦电容作为“蓄水池”，需埋入封装内部或中介层，这迫使元器件厂商掌握先进封装工艺，封装企业需熟悉元器件物理特性。
若各环节分属不同企业，大量时间将浪费在跨公司技术验证上。凌存科技通过打通底层器件到先进封装的全链路，将高容硅电容、硅中介层及仿真设计打包交付。这种系统级统筹不仅解决了多头对接的麻烦，更通过原厂适配验证，确保了方案的兼容性，为动辄千万级研发投入的算力芯片项目提供确定的供应链保障。
（来源：凌存）
凌存解法：早期介入与全链路协同
凌存团队在项目规划初期即介入，协助客户进行电源完整性（PI）和信号完整性（SI）分析，避免传统模式下因选型不匹配导致的试错风险。通过前期精准模拟，提前排查阻抗不匹配等问题，防止流片后因供电不足造成巨额损失。
HD系列高容硅电容：极致参数与高一致性
传统陶瓷电容在高频电流波动下易受寄生电感影响，响应迟钝。凌存HD系列高容硅电容采用12英寸工艺，基于DTC+VIC双制造平台，具备以下优势：
- 高密度：容值密度最高达 3500 nF/mm²；
- 低损耗：等效串联电阻（ESR）仅 0.9 mΩ·mm²；
- 低电感：等效串联电感（ESL）仅 0.5 pH·mm²。
Interposer产品系列提供5UTM+内嵌电容（1200 nF/mm²）和9UTM+内嵌电容（2100 nF/mm²）两种平台，满足不同HBM系列需求。得益于半导体工艺，该系列产品一致性极高，无需海量筛选即可直接投入自动化产线，大幅降低量产门槛。
图 | HD系列产品图（来源：凌存）
硅中介层与硅桥：构建高速互联底座
在多芯片集成时代，凌存的硅中介层与硅桥方案支持最大9层铜加1层铝的金属互联，凸块间距小于40微米，满足下一代高密度引脚需求。HD系列硅电容负责稳定电力去耦，硅中介层负责高速信息传输，两者在出厂前已完成原厂适配，确保客户获得严丝合缝的组合方案。
图 | 硅基产品家族（来源：凌存）
对话凌存CTO Albert Lee：解析系统级方案价值
针对行业对系统级方案的误解及技术演进方向，凌存科技CTO Albert Lee进行了深入解读。
为何强调系统级方案商身份？
Albert Lee：核心技术仍聚焦硅电容，但随着芯片频率和负载电流提升，电容效能高度依赖系统环境。我们强调系统级方案，是从客户真实应用出发，通盘考虑封装、电容及硅中介层，通过协同优化外形、容量及寄生参数，消除可靠性担忧，最大化系统性能。
如何解决中介层产能与供电适配痛点？
Albert Lee：在产能方面，我们与晶圆厂及封装伙伴协同，提早匹配工艺路线并推荐合适方案，避免资源分配不确定性。在供电适配方面，我们提前介入优化整个供电网络，客户无需自行协调各规格，有效缩短交付周期，并在出现问题时能快速追溯根源。
嵌入封装的高可靠性如何保证？
Albert Lee：可靠性取决于材质、结构及工艺过程。我们从应用层面介入，针对电流容差、漏电等场景进行规避。同时，与代工厂、封装厂紧密协作，完整跑通嵌入流程，确保新工艺无隐患后再交付客户。
Day 1介入的仿真平台价值何在？
Albert Lee：最大价值在于设计阶段即可综合评估信号/电源完整性及板级/封装相互影响。客户可据此判断电容数量、位置及回流路径，减少反复修改调试，降低成本并缩短迭代周期。我们将与客户强绑定协同，不断校准仿真边界条件。
面向2.5D/3D异构集成的未来演进？
Albert Lee：我们将持续向先进供电结构发展，推进集成稳压器方案，解决电容参数、结构及供电路径寄生问题。同时，协同硅中介层设计，研发动态负载方向技术，覆盖多电容域耦合与共享回流路径，完善芯片底部的供电效率与信号完整性。
结语
算力芯片研发是与时间的赛跑。凌存科技通过提供从仿真设计、器件制造到先进封装互联的全链路服务，将繁琐的对接环节内部化。这种系统级交付模式不仅让研发团队能聚焦核心逻辑架构，更为国产算力芯片的快速落地提供了有力支撑，展现了产业链协同创新的广阔前景。