随着DRAM工艺持续微缩，单元阵列周边的读出与驱动电路正成为面积优化的瓶颈。在ISSCC 2026上，三星展示了一款基于10nm工艺的16Gb垂直沟道晶体管（VCT）DRAM。该方案采用Cell-on-Peripheral（COP）架构，将存储单元阵列与外围电路分别制备于两张晶圆，并通过混合铜键合技术垂直堆叠。数据显示，该架构可使单晶圆芯片产出增加超过20%，但同时也带来了跨晶圆信号连接的布线挑战。
平面面积瓶颈：核心电路占比亟待压缩
DRAM存储单元依靠电荷保存数据，随着尺寸缩小，单元电容下降导致读出声减弱。负责放大微弱电压的位线感测放大器（BLSA）及驱动字线的子字线驱动器（SWD）必须紧邻阵列部署。
在传统平面布局中，这些核心电路占据了大量空间。据论文数据，常规DRAM中单元阵列占面积的65.0%，核心电路占17.0%。而采用VCT方案的COP架构通过上下重叠设计，使单元阵列面积占比提升至78.0%，核心电路单独占用面积降至2.7%，有效解决了平面面积争夺问题。
COP架构实现：晶圆级混合铜键合
VCT技术将晶体管沟道垂直化，把存储单元阵列制作在Cell Wafer上，而BLSA、SWD等核心与外围电路保留在PERI Wafer上。两张晶圆通过铜焊盘进行晶圆对晶圆（Wafer-to-Wafer）混合铜键合，形成“单元在上、电路在下”的COP结构。
这种设计打破了传统电路需从阵列边缘向外扩展的限制，最大化了存储单元的密度。三星此次展示的样品规格为16Gb容量、32 Bank，验证了该堆叠技术的工程可行性。
连接挑战：优化千万级跨层信号
分层架构虽节省了平面面积，但位线和字线需在键合界面完成垂直连接。据统计，该DRAM包含1,780万条位线信号和1,100万条字线信号，合计2,880万条跨层连接，约占布线资源的30%。
为缓解布线压力，三星采用了两项关键技术：NOR型SWD将相关连接数量减少75%；CSL MUX将列选择线减半。这些优化旨在为垂直互连腾出足够的布线空间，确保信号完整性。
可靠性测试：浮体效应与数据保持
VCT结构的引入改变了单元的电学特性。在95°C高温静态刷新测试中，VCT DRAM的数据‘0’状态更易受到浮体效应影响。尽管如此，测试显示其总体失效位数量与常规DRAM相当。需注意，此为特定样品在特定条件下的结果，量产后的全温度可靠性仍需进一步验证。
这一测试表明，DRAM的未来缩放不仅关注版图缩小，还需综合考量垂直晶体管带来的数据保持问题，平衡单元、电路、键合工艺与可靠性。
结语
三星16Gb样品的成功展示，标志着DRAM密度提升策略从单纯的横向微缩转向垂直分层整合。COP架构已证实可带来超20%的晶圆产出增益。未来，混合键合良率、海量垂直互连管理及数据可靠性将成为该技术迈向量产的关键门槛。