2026 年看起来是国产RISC-V服务器CPU从原型验证走向试点交付的分水岭。
伴随 RISC-V Server Platform 1.0 服务器规范正式落地，统一了RVA23 基线、UEFI/ACPI、虚拟化、RAS 等服务器基础能力，长期困扰产业的硬件碎片化问题得到阶段性缓解。
国内厂商蓝芯算力、进迭时空、中兴(砺睿微)都发布了自己的RISC-V 服务器CPU产品。
目前中兴的珠峰200暂未公布详细的芯片规格，从已公布的蓝芯算力LX500和进迭时空的V100的规格可以看到一个非常有意思的事情，服务器RISC-V CPU芯片，都走的是P+E的大小核路线。
两款芯片规格介绍
进迭时空 V100
架构：RVA23，6P+40E 混合异构，6×香山昆明湖V2R2 性能核+40×自研X100能效核，合计46核。
主频：昆明湖V2R2内核最高2.1GHz；X100最高2.4GHz。
单核跑分：V2R2 SPECint2006≥15.0/GHz；X100 SPECint2006 ≥9.0/GHz。
内存：8 通道 DDR5-4800（1DPC），支持ECC、RAS。
IO：52条PCIe 5.0
蓝芯算力 LX500
架构：RVA23、RVV1.0；32 性能核 +16 能效核，合计 48 核异构，统一内存架构，片上集成独立 AI 矩阵 / 向量引擎蓝芯算力(...
AI 算力：INT8 峰值 75TOPS；支持 INT4/INT8/FP16/FP32，面向 Prefill、KV Cache、长上下文推理优化
互联：支持 CXL 2.0、DDR5，支持 RAS、硬件虚拟化
首先暂不将两款产品的规格与当前主流的x86和ARM服务器芯片产品去做对比，毕竟RSIC-V服务器芯片刚起步，当前主要任务是完成从0到1的第一步，不能对他们要求太高。
本文将重点聊聊两款产品都选择的P+E核技术路线。
P+E的大小核CPU架构大家其实并不陌生，我们手机芯片上目前普遍采用这种架构。大小核架构通过小核承载轻负载省电、大核应对短时高性能需求，兼顾手机续航、发热与峰值性能，完美的适配当前移动终端上的应用场景。
而服务器芯片主要追求极致性能，这种P+E的大小和架构，无论是在x86还是在ARM服务器芯片上，都不常见。
P+E架构的问题
P+E架构最大的问题就是极大地增加了系统对任务调度的复杂性。
系统内核需要识别P/E核、做任务分类调度，防止轻任务抢占 P 核、重任务被扔到 E 核卡死。调度写不好，系统延迟抖动会非常严重。
这种大小核架构极大的降低了现有软件的可适配性。目前绝大多数的业务、容器、虚拟化软件，是无法感知这种架构差异的。
开发者设计初衷是想让少量 P 核保障关键负载延迟，大量 E 核拉高总并发线程数。但实际跑起来估计就是线程乱飘，实际业务适配的时候这种架构将成为开发者的噩梦。
RISC-V本就生态羸弱，P+E的架构设计，进一步抬高了RISC-V服务器芯片本就极高的适配门槛。
在之前的文章英特尔重归全P核！AMD、海光、鲲鹏全球 CPU 超线程策略对比中介绍过，英特尔曾今也想走P+E的技术路线，而且英特尔的做法比RISC-V保守，他并不是把P核和E核放在一颗CPU里，而是通过推出不同的SKU来让用户有更多的选择。
英特尔的这个技术路线的结局也是众所周知的。P+E核只是英特尔基于终端实际业务的一种理想化的核心拆分。但实际落实到每个具体的用户的时候，这种P+E核的影响比英特尔看到的更加复杂。
两款不同架构的CPU，需要投入更多的人力去做平台适配，后续软件平台的升级、维护需要投入的人力也同步增加，这种人力物力的投入与CPU芯片采购时省下来的那点钱去做对比，这个账很难算的过来。
最终Intel的E核产品草草收场，在最新一代平台上重新回到全P核的架构。
RISC-V这种单芯片内的大小核，软件调度上做起来更加复杂，上层系统与软件必须对这颗CPU做专门的适配开发。这一步就很可能将RISC-V原本的潜在用户拦在门外。
为什么RISC-V CPU选择P+E架构
P+E的架构问题这么多，这些公司的芯片专家比我们更加了解，那他们为什么还要选择这个架构？
首先一定是业务需求。在实际的业务中，并不是所有任务都在跑大模型Prefill、复杂 SQL、高吞吐业务。如AI集群里的KV 管理、请求路由、token 收发、前后处理、协议编解码、Agent 工具调用、API 网关、小函数等业务；还有就是存储服务器里的元数据、快照、纠删码轻量校验、RAID 管理、网络小包处理等业务。
这些业务数量极多、单线程压力不大，但总线程数需求很大。而这些业务用P核处理性能过剩， E核刚好可以适配这部分轻负载的业务。
只要上层的业务调度做好，RISC-V的P+E架构就有机会在当前竞争激烈的服务器CPU红海市场找到一块属于自己的专属业务场景。
其次就是芯片设计的现实约束。当前高性能 RISC-V 核（香山这类）面积大、研发难度高、良率压力大，很难塞几十颗的P核到一颗芯片中。
像香山昆明湖这种高性能RISC-V核，面积远大于进迭时空自研简化的E核。如果做 46 个香山P核，芯片面积、功耗、成本完全不可接受。
简单点说就是，全P核的服务器CPU，现在技术上就实现不了。
可能有人疑问，你这个说法能解释进迭时空的V100的6P+40E架构，人家蓝芯算力的LX500可是实打实的塞进去32个P核，这怎么解释？
这里需要澄清的是，蓝芯算力的32颗核，是对香山核做了定制裁剪。
蓝芯背靠联想和移动这些大公司，芯片设计之初就有明确的业务需求，通过对单核L2、部分RAS功能做场景化取舍，从而压低单P核的实际占 die 面积。
另外蓝芯算力也是当前唯一一家有明确订单托底的厂商，即使大die可能带来良率损失，这也在他们可承受的范围内。
RISC-V的产业落地挑战
在MCU领域，RISC-V的生态已日趋成熟，在服务器领域，赛昉和凌思微基于RISC-V的BMC管理芯片也已经进入多家厂商的BOM清单中，开始打破当前Aspeed一家独大的市场格局。
但在服务器CPU领域，RISC-V才刚跨过“能不能做出芯片”的阶段，进入最难的“能不能规模化交付、客户愿不愿意迁移” 的产品化验证周期。
而当前RISC-V服务器芯片厂商选择的异构+AI融合技术路线能否突围成功，取决于行业能否共同解决调度、虚拟化、云原生生态的标准化难题。