核心电压越低、电流越大，决定供电质量的电感就越不能离处理器太远。
数据中心处理器可从12V甚至48V配电取电，但核心附近需降至1V以下。低压意味着同等功率下电流激增，线路压降、输出纹波及负载突变时的电压波动控制难度显著增加。近期展示的一套PCB矩阵变压器样机，在1MHz工作频率下，将48V转换为12V，输出75A电流和900W功率，尺寸仅为36×37×7mm³，峰值效率约98.5%。这一成果表明，供电磁性器件正从主板独立元件向PCB、封装乃至硅片内部演进。
低压大电流挑战：供电距离成为性能瓶颈
电感并非直接“创造”电能，而是通过开关电源的高频脉冲进行储能与释放，配合电容平滑电流、抑制纹波，确保处理器在负载突变时电压稳定。
随着处理器功耗上升且核心电压降低，相同功率转化为更高电流。电流流经主板走线、封装及供电器件时产生压降，路径越长，寄生电感对瞬态响应的影响越显著。因此，电感与稳压电路的物理位置已成为供电架构设计的关键变量。
低压大电流导致压降、纹波与瞬态响应控制难度同步增加，磁性器件必须向负载端靠近。
电压等级演变：推动稳压器向处理器逼近
根据输入电压不同供电架构呈现三种典型形态：12V转3.3V时，稳压芯片与离散电感可保留在主板上；12V直转低于1V时，电感可嵌入PCB或硅片；48V直转低压时，稳压电路需进一步贴近CPU，电感可位于封装外或嵌入载板。这些方案并非相互替代，而是基于输入电压、目标电压、电流密度及空间限制的权衡选择。
48V配电虽有利于降低机柜侧传输电流，但在芯片附近仍需完成大幅降压。若转换级距离负载过远，线损与瞬态问题将抵消前端配电节省的空间优势。
从12V到低于1V，再到48V直降，供电级越靠近处理器，大电流路径越短。
PCB集成化：从“装得下”到承载数百瓦变换
集成磁性技术并非将所有电感刻入芯片，而是将线圈、磁芯或变压器结构融入PCB、封装载板或硅基工艺。PCB作为最先发生变革的一层，比独立器件更靠近负载，并能将多相供电中的多个磁性件整合于同一板内。
矩阵变压器是典型代表，它将大型变压器拆解为多个小单元，利用PCB层间走线形成变压器结构，以短绕组路径分担电流。前述48V转12V演示器件在75A输出下实现900W功率，体积紧凑且效率高达98.5%。尽管这是样机性能，但证明了PCB内部具备承接高功率密度隔离与降压任务的能力。
需明确的是，变压器主要负责能量传递与电压变换，电感则负责开关周期内的储能与电流平滑。两者虽均向PCB内部迁移，但电路职责各异。
该48V转12V样机在极小体积内输出900W，证实PCB磁性结构可胜任高功率变换环节。
封装级集成：以高频多相换取极速响应
当处理器负载从低跳高时，供电电流需迅速补充。多相供电通过交错开关降低纹波，而耦合电感则让相位间共享部分磁通，在纹波、体积和动态响应之间寻求平衡。
一组LGA封装内的空气芯耦合电感演示服务于1.7V转1.05V的16相降压电路。其单相电感约0.99nH，工作频率达140MHz，每相额定电流0.75A。空气芯结构省去了磁芯损耗且体积更小，但因电感值较低，需依赖更高频率和多相控制配合。这代表了特定条件下的封装级实现，而非通用AI芯片供电标准。
封装级电感极大缩短了距离，但需以更高频率、多相控制及复杂布局为代价换取响应速度。
硅上集成：验证微型化潜力，量产仍面临挑战
将磁性器件集成至硅片上，旨在进一步缩短稳压电路与负载间的路径。相关材料显示，面向1.7V转1V两相降压的硅上磁芯电感，具备4—6nH电感值、80MHz工作频率及每相3.2A电流能力，面积估算为0.86×0.4mm²。这表明硅上电感有望将供电单元缩至极小区域，但目前仍处于验证阶段，尚未成为量产芯片方案。
硅上磁芯电感展示了极小面积的设计潜力，但标注面积含估算成分，量产前仍需克服电流承载、损耗及散热难题。
硅上路线受制导线载流能力、损耗、散热及工艺兼容性。未来方向包括高电流走线、三维电感、GaN集成磁性器件、芯粒与中介层封装以及电热协同设计。核心问题在于：供电路径缩短后，热量与大电流聚集于更拥挤空间，电气设计必须与封装及散热协同优化。
结语：按距离重排磁性器件是供电演进关键
AI与高性能计算的供电升级不会导致主板电感瞬间消失。主板、PCB、封装和硅上磁性件将长期共存，分别承担不同的电压变换、储能及瞬态响应任务。真正的变革在于：随着核心电压下降和负载电流上升，设计者需将最敏感的供电路径保留在离处理器最近的位置，并依据效率、热管理及制造复杂度，决定其最终停留在PCB、封装还是硅片层面。
