键合机的贴装精度直接决定芯片良率，而将每颗芯片的位置信息无缝传递至下一层光刻工艺，则是争夺3D集成控制权的关键。
尽管ASML尚未正式宣布进军混合键合设备市场，但数据显示，从2022年12月至2024年11月，其已申请27个键合相关专利族，多数聚焦于裸片对晶圆（D2W）混合键合。据SemiAnalysis报道，ASML已与Prodrive、VDL ETG启动设备架构设计。
专利图显示，该设备并未沿用传统键合机设计，而是让每颗裸片固定在独立承载台上，沿轨道依次经过检测、清洗、等离子活化、量测和对准，最终贴装至晶圆。这种设计使封装线呈现出类似“拆解版光刻机”的形态。
01| 裸片坐上轨道，设备围着它转
在传统D2W键合中，裸片需在不同设备间流转，键合头仅在最后环节进行拾取和贴放。ASML的新设计让裸片从离开料盒起便固定于独立承载台，清洗头、量测传感器和对准机构依次靠近作业。
这种模块化设计具备高度灵活性：若清洗需3秒，可增加清洗工位；若键合仅需1.2秒，单工位即可满足。产能扩容只需增加工位而非复制整机，不同芯粒进入同一条线也仅需更换工艺配方。
轨道负责将裸片输送至键合站附近。虽然SuperTrak动子的重复定位精度约为10微米，但混合键合要求约50纳米的贴放精度。因此，最后的纳米级对准仍由承载台上的精密执行器和下方晶圆卡盘共同完成。
ASML通过独立承载台与轨道系统，串联起清洗、量测、对准和键合全流程
02| 键合机记住坐标，光刻机少走一遍路
随着AMD V-Cache量产及台积电SoIC键合间距从约6微米向2029年的4.5微米推进，芯片价值越高、间距越小，贴放误差对后续工艺的影响越显著。
在ASML 2024年3D集成路线图中，键合已被纳入NAND、DRAM和逻辑芯片的前道流程。其专利显示，键合机与光刻机连接在同一数据链上：键合机记录每颗裸片的贴放位置并生成坐标图，后续扫描式光刻机只需核验少量标记即可曝光，无需逐颗预对准。
一旦位置数据能随晶圆向下传递，键合与曝光将不再是孤立工序。ASML销售的不仅是一台键合机，更是键合后下一层曝光的效率提升方案。
ASML已将键合、量测和后续光刻整合进同一张3D集成路线图
03| 一颗1微米颗粒，能废掉10毫米键合区
混合键合面临两大挑战：颗粒污染和对准精度。一颗1微米颗粒夹在全厚晶圆间，可能导致直径约10毫米的区域未键合，造成铜互连开路。D2W工艺需对每颗裸片重复对准，时间和误差累积风险较高。
ASML在光刻领域长期积累的技术恰好能解决这些问题。其ORION晶圆对准传感器可识别经CMP、刻后形变的标记，NXT-2100i单机套刻控制达0.9纳米。此外，ASML能测量键合后晶圆形变并在下一层光刻中校正，将键合后套刻误差从40-60纳米降至约2.5-3.9纳米。
虽然光刻指标不能直接替代键合良率，但为ASML提供了更宽的误差预算，使其有能力抑制裸片在承载台上的滑移、热漂移及接触瞬间的移动。
微粒污染足以破坏键合区域，ASML的对准与量测能力因此具备独特优势
04| 量完、运走、再贴上，误差还能剩多少？
轨道方案的难点在于运输过程。裸片在前一工位测得坐标后，沿轨道加速至键合站，系统必须确保其未在承载台上滑动。SuperTrak动子加速度最高达4G，需将量测误差、运输偏移及基准误差控制在10-20纳米内，才能保证总误差约50纳米。
目前公开资料中尚无“量测—运输—再验证”的真实承载台闭环数据。裸片翘曲、键合波扩散留下的空洞等问题，仍需设备在产线上进一步验证。
洁净度也是重大挑战。混合键合界面要求ISO 3或Class 1环境，而标准轨道平台仅达ISO 6；且活化后的裸片表面在工位间暴露存在风险。目前尚无成熟的针对单颗裸片进行清洗、活化和量测的现成模块产品。
SemiAnalysis判断，ASML相关收入将在2030年后显现，量产不早于2030年。目前Besi仍是唯一进入量产线的D2W设备供应商，ASML若要进场，需先打通轨道、工艺站、洁净环境和量测闭环。
承载台需兼顾高速运行与键合瞬间的纳米级微调
结尾| 封装后的坐标，正在变成下一道工艺的入口
ASML将键合机置于3D集成路线图中，紧邻量测和光刻环节。键合机记录坐标，量测系统读取形变，扫描式光刻机接收数据继续曝光。这条链条一旦跑通，前道和后道的边界将被重新定义。
芯片贴装仅是开始，下一层工艺能否更快、更准地定位芯片，才是决定3D集成从样品走向量产的关键。
