海力士（SKhynix）DDR5内存H5CG46MEBDX015的DFE模块设计

DDR5是新一代高速DRAM内存芯片，为DDR4的迭代升级产品。相比DDR4，DDR5 在架构、可靠性、带宽、扩展性全面升级，是目前新一代智能硬件、PC、服务器的主流内存方案。

H5CG46MEBDX015是一款高速双倍数据速率同步动态随机存取存储器，内部配置16个Bank，4个Bank group，每个Bank group都有4个Bank。

H5CG46MEBDX015芯片简介

（图源：芯片规格书）

JESD79-5B Standard协议明确要求，DFE（Decision Feedback Equalizer，判决反馈均衡器）模块作为DRAM接收器的标配功能。

H5CG46MEBDX015芯片包含一个DFE，是DDR5内存中用于消除码间干扰（ISI）的核心均衡技术，也是DDR5相比DDR4实现传输速率大幅跃升的关键支撑。

H5CG46MEBDX015芯片概貌

（图源：IPBrain平台）

本文大家一起来分析DFE。

首先介绍一下DFE的工作原理：

DFE（Decision Feedback Equalizer，判决反馈均衡器）的核心逻辑是通过接收端已判决的历史数据，加权抵消当前信号位中叠加的前序信号残留干扰。

接收信号进入DFE后，前端增益控制单元先对齐信号与待矫正的ISI幅度关系，再通过预设的抽头权重，从当前采样结果中减去前几个比特残留的ISI分量，最终输出几乎无拖尾的干净信号。

通俗来讲就是，如果上一拍的符号残留会“拖累”当前符号，那就用一部分“反向信号”去抵消它，让现在的信号更干净。

5-tap DFE示意图

（图源：网络）

JESD79-5B Standard协议为DDR5定义了4-tap（4抽头）的DFE架构，前端的增益控制(Gain)用于确保当前信号位与所需矫正的码间干扰（ISI）保持一致关系，四个Tap通过Bias Multiplier对码间干扰（ISI）的影响做了加权矫正。

1-Way Interleave 4-Tap DFE示意图

（图源：JESD79-5B Standard）

JESD79-5B Standard协议的spec里还定义了2路交错的4抽头DFE，H5CG46MEBDX015使用此结构，如下图：

2-Way Interleave 4-Tap DFE示意图

（图源：JESD79-5B Standard）

此外还有4路交错的4抽头DFE，如下图：

4-Way Interleave 4-Tap DFE示意图

（图源：JESD79-5B Standard）

H5CG46MEBDX015芯片采用的就是4路交错的4抽头DFE。下图是H5CG46MEBDX015芯片的DFE电路图。

DFE电路图

（图源：IPBrain平台）

其中红框位置的 4-Tap电路图如下图所示。

DFE 4-Tap电路图

（图源：IPBrain平台）

上图中红框位置为4个抽头的Bias加权系数，通过模式寄存器MR113~MR116完成参数配置。对应的模式寄存器如下图所示。

模式寄存器MR113~MR116

（图源：JESD79-5B Standard）