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4F² DRAM架构取得关键进展。
长鑫存储近期公布了4F² DRAM架构研发的关键进展，并全面介绍了长鑫存储在DRAM器件、4F²架构及混合键合等方向的技术探索与积累，官宣预计年底将推出融合了上述先进技术的新一代DDR5 RDIMM产品。
据介绍，长鑫自成立以来就启动了4F²的研究和专利布局，公开专利族超300件，数量领先海内外厂商。长鑫在2021年发布了大陆首篇4F²架构相关的论文，并在2023年、2025年的两篇论文中分享了在该架构上的研发进展。
6F²和4F²架构的工艺挑战
资料显示，DRAM俊用XF²表示存储单元占有面积，其中X反映存储单元占据多大的位宽，F表示当前技术工艺能实现的最小特征尺寸，通常代表线宽或间距（即半节距）。一般存储密度提升主要靠F缩小（制程微缩）或者X缩小（存储单元占据位觉的面积的缩小）。长期以来，行业主流采用6F²架构，每个存储单元占6倍最小特征尺寸的平方。4F²意味着，每个单元的面积被压缩到4倍最小特征尺寸的平方。面积缩小了三分之一以上。同样的晶圆，能塞进更多的存储单元，从而实现存储密度的提升。
长鑫的4F²架构，最核心的特色是在DRAM存储阵列晶体管上的创新，即自研的VSG（Vertical Surrounded Gate）晶体管。VSG晶体管采用了垂直包围沟道结构，能实现更强栅控，解决漏电与短沟道效应痛点，同时竖立的晶体管也助力面积微缩，提升存储密度。
短沟道效应是传统水平结构晶体管随制程微缩必然出现的问题，会导致器件阈值电压漂移、性能不稳定；而漏电问题对DRAM的影响则更为核心：DRAM的存储单元依靠电容存储的电荷多少来区分逻辑“1”和“0”，电容能否留住电荷直接决定了DRAM能不能正常工作。如果漏电过高，电容的电荷会快速流失，还没到定期刷新的时间点，电荷就已经少到无法被正确识别，会直接出现数据错误，甚至引发系统崩溃。为了缓解漏电，行业常规做法是提高数据刷新频率，频繁给电容补充电荷，但刷新操作本身会额外消耗功耗，还会挤占内存读写带宽，拖慢响应速度，反而拉低了内存的整体性能功耗比。
从 6F² 到 4F² 的跨越，本质上是晶体管沟道方向从水平布局向竖立布局的根本性变革。这意味着6F²时代的设计和工艺流程无法完全复用，需要整合新一套的工艺流程。研发过程中，长鑫存储对多项核心工艺流程展开了深度技术探索与突破，全面优化涵盖字线金属化、位线成型以及结激活等关键工艺，以实现最优的性能与功耗比。
晶圆级封装突破工艺难题
垂直晶体管的研究从1980年代就已出现。但早期4F²还是聚焦2D维度晶体管变革，存储阵列区域与外围逻辑电路区域的制造工艺绑定在同一套光刻和掺杂条件中，高频信号路径上的位线晶体管（CBL晶体管）因为被迫与存储阵列共享相同的工艺，导致其响应速度迟缓、寄生电阻偏高。由于工艺难度大，性能又无法超过6F²架构的产品，业内针对该方向的技术探索一度搁浅。
随着6F²架构的微缩难度越来越大，4F²架构再度成为业内积极探索的方向。最大的变化就是在于将DRAM与CMOS的工艺解耦，再通过晶圆级混合键合的方式实现高速互联。这是DRAM技术从二维缩放迈向三维集成的一个关键转折点。它破除了传统一体化制造中长期存在的工艺瓶颈，允许独立地优化逻辑性能和存储单元的密度与可靠性。长鑫自2019年开始推进混合键合相关技术的独立自主研发，目前已公开的专利数量已经是全球前十水平。2025年长鑫在IEDM发表论文，介绍了多层水平单元堆叠DRAM架构研发成果，这是长鑫首次在12英寸晶圆平台上完成DRAM和CMOS晶圆级键合的实验验证。
落地DDR5 RDIMM，预计年底上市
长鑫将4F²架构的首款落地产品确定为DDR5 RDIMM。RDIMM定位于工作站与服务器市场，ADDRESS与Control信号经过寄存，时钟经过PLL锁相。相对于UDIMM而言，RDIMM更稳定，容量更大一些，但是对于单个的读写访问要滞后一个时钟周期。
RDIMM在内存条上加了一个寄存器进行转发。它位于CPU和内存颗粒之间，这样就减少了并行传输的距离。同时由于寄存器效率很高，因此RDIMM的密度和频率就容易提高。
DDR5 RDIMM作为服务器市场的主流配置，其应用环境对产品的性能指标、运行稳定性及兼容性提出了极高要求。长鑫将4F²架构的首代产品定为DDR5 RDIMM，将直面服务器内存领域极高的技术与工程壁垒。
