芯片性能与功耗的平衡，取决于晶体管、互连及SRAM的协同优化。
三星在2026年VLSI研讨会上披露，在相同芯片设计下，其第三代GAA平台SF2P的最低工作电压较第二代降低14%。降压虽有助于降低功耗，但受限于片上SRAM的可靠读写需求以及高频下的互连压降问题，电压进一步降低面临挑战。电流增大时，接触和互连电阻导致的压降会使单元实际获得电压低于供电端，这一损耗不容忽视。
01 沟道拓宽后的驱动能力优化
GAA晶体管通过栅极包围纳米片沟道，设计者可在驱动能力与面积间调整纳米片宽度。然而，沟道加宽并不必然带来成比例的电流增加。三星数据显示，随着纳米片由窄变宽，参考工艺中NMOS单位宽度驱动能力呈下降趋势，主要归因于表面粗糙引发的载流子散射。
为此，三星引入新金属栅工艺，将硅表面粗糙度降低7%，显著改善了不同宽度沟道的驱动表现。图表显示，采用新工艺后（蓝线），加宽沟道时单位宽度的驱动能力保持更为平稳。
针对PMOS，三星通过调整嵌入式硅锗源漏形成工艺，强化压缩应变以改善空穴输运。优化后，窄、宽纳米片的压缩应变分别提升至原有的2.3倍和2.5倍，带动PMOS驱动能力增强。最终，N/P驱动比维持在约1:1，相较于第二代GAA，窄、宽纳米片的频率表现分别提升约10%和12%。
02 降低互连电阻以减少电压损失
为实现更高频率，往往需提高供电电压，但电流流经接触点和层间通孔时产生的电阻压降，会导致单元实际电压低于供电端。有效电压等于供电电压减去“电流×外部电阻”，电流越大，同等电阻下的损失越严重。
SF2P平台将接触电阻降低40%，通孔电阻降低30%。在1.1V高供电电压下，此项优化带来约4%的额外性能收益。图表显示，随着供电电压升高，该优化的增益效应更加显著。
此外，三星还着力降低金属线间电容。相比第二代GAA，SF2P在紧密及较宽金属间距层的电容分别降低17%和15%。电阻与电容的双重改善，使得晶体管提速能更有效地转化为电路层面的性能提升。
03 Hyper-cell结构为宽沟道腾挪空间
高密度标准单元通常压低行高，限制了沟道尺寸及驱动能力。SF2P引入Hyper-cell技术，允许设计者在单元结构上进行更多取舍。该技术通过合并N型、P型或两类器件区域，基于单行高或双行高结构为更宽纳米片提供空间。
数据显示，相较于单行高xHD单元，Hyper-cell的频率提升幅度约为10%至20%。这属于设计与工艺协同优化（DTCO）范畴，设计者需综合考量单元结构、布局布线及最终的速度与面积平衡。目前三星尚未公布整颗芯片采用Hyper-cell后的具体面积变化数据。
04 抑制阈值失配以稳固SRAM低压运行
低功耗设计倾向于降低供电电压，但片上SRAM必须保证可靠读写。晶体管阈值电压偏差越大，低压下的读写余量越难保证。三星将局部阈值电压失配降低14%，使SRAM本征最低工作电压降至优化前的0.82倍，降幅达18%。
优化还改善了分布尾部效应。此前，部分样本需较高电压才能工作，限制了整体可用范围；优化后分布收拢，减少了高最低工作电压的长尾现象，提升了良率与稳定性。
综合来看，在相同芯片设计下，SF2P相较第二代GAA产品最低工作电压降低14%。同时，三星确认SF2P在热载流子、偏置温度不稳定性及介质击穿等可靠性项目上均通过测试。
结语：精准定位电路瓶颈
在选用更强单元前，需分析关键路径延迟中器件与互连的贡献占比。若互连损失占主导，单纯增加驱动能力收益有限。同样，降低供电电压时，不能仅关注典型单元，还需解决SRAM分布中仍需高电压的部分样本。SF2P提供了多样化的优化选项，产品设计应将其应用于实际限制频率或电压的关键环节，并重新核算布线后的面积与功耗平衡。