Architect Labs近日宣布，其AI系统根据两位人类架构师提供的技术规范，在不到两周内完成了AI加速器Redwood的设计和全面验证，并参与固件、定制内核设计以及现代AI模型到硬件的映射。

据Architect Labs介绍，这是首个由AI系统端到端设计并运行现代AI模型、可用于生产环境的AI加速器。Redwood目前运行在FPGA平台，可对包括Llama和Qwen在内的模型进行推理。

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两周完成芯片设计，AI做了什么？

Redwood从一开始就将硬件和软件协同设计，内核、固件和RTL代码共同开发和优化。仅根据人工编写的规范，AI系统在不到两周内端到端生成了100%的RTL、UVM验证环境、形式化验证、固件、驱动程序和自定义计算内核。

架构变更也不再按照传统流程逐阶段推进。每次高级规范发生变化，硬件都可以在48小时内重新生成、重新验证并重新部署到FPGA。

在验证环节，Redwood采用了UVM和现代形式化方法。每个模块的代码和功能覆盖率均超过95%，验证过程中使用了商用EDA工具、Architect Labs自主研发的形式化验证引擎以及硬件在环验证。从仿真到FPGA平台的首批RTL代码未发现缺陷。

也就是说，EDA并没有被跳过。

EDA还在，但位置发生了变化？

Architect Labs的系统建立在内部平台ALP之上。一旦设计意图被捕获到ALP中，自动化流程就会生成RTL、UVM文档、SVA断言、形式化证明和其他工件。

测试平台生成、测试用例开发和覆盖率收敛也实现了自动化。与传统“用于验证的AI代理”仍需要工程师参与不同，Redwood的测试平台、测试用例、形式化工件和仿真均由ALP使用AI和编译器方法自动生成，无需人工参与设计验证。

同时，Architect Labs明确表示，公司开发了AI原生EDA工具，并将商用EDA工具用于验证。SoC级运行仍受到EDA工具运行时间的限制。

AI设计芯片，性能怎么样？

Redwood Nano部署在AMD Versal VPK180 FPGA上，以250MHz运行Qwen3-0.6B，峰值吞吐量达到13 token/秒，平均12.1 token/秒。

根据FPGA测量结果，并按照三星8nm工艺进行预测，Redwood预计可达到49 token/秒，芯片端总功耗约1.335W。相比运行相同模型的NVIDIA Jetson Orin Nano，吞吐量提升1.75倍，功耗降低1.9倍，每瓦性能提升3.4倍。

Architect Labs还表示，部署在Redwood上的Qwen3发现了加速器本身的时序和内核优化，并帮助下一代Redwood设计，形成了AI模型与芯片之间的反馈闭环。

这也是Redwood最值得关注的地方：AI并非只负责某一个RTL模块、验证任务或代码生成，而是从高级规范出发，将架构、RTL、验证、固件和内核放入同一个优化循环中。

Redwood的出现，并不意味着EDA消失了。相反，从商用EDA工具、形式化验证，到SoC级运行的工具时间限制，EDA仍然存在于这套流程中，只是AI开始介入并自动化覆盖更多芯片设计与验证环节。