在先进封装领域，单片中介层晶圆的芯片承载量正比芯片订单总数更深刻地影响CoWoS排产。据瑞银最新测算，2027年CoWoS中介层晶圆需求将飙升至263万片，接近2026年预测值（132.1万片）的两倍。需求激增不仅源于GPU，还受到云厂商ASIC及服务器CPU的强劲驱动。与此同时，行业月产能预计将从2026年底的16万片提升至2027年底的27万片。需要注意的是，需求基于全年晶圆总用量计算，而产能为年底的月度峰值，二者不可直接相减得出供需缺口。评估扩产能否转化为实际交付，需深入剖析封装产品在晶圆厂与封测厂间的流转全貌。
CPU与ASIC挤占同一条先进封装产线
CoWoS技术将多颗计算裸片置于中介层上，再与封装基板连接。无论是集成HBM的GPU与AI ASIC，还是采用多芯粒设计的CPU，均需依赖中介层完成芯粒间互连。台积电的结构剖面图清晰展示了计算芯片、HBM、中介层与基板的层级关系。客户争夺的并非单一设备，而是跨越晶圆级与基板级组装的综合制造能力。
3DFabric Solutions中的CoWoS结构图，计算芯片和HBM经中介层连接后装上基板
来源：TSMC《3DFabric™: Advanced packaging technologies and design ecosystem collaboration》
瑞银预测，2027年英伟达在中介层晶圆需求中的占比将从2026年的60%降至49%，但绝对需求量仍从79.9万片增至129万片。ASIC及其他客户需求将从39.3万片激增至86.5万片，AMD的需求则从12.9万片跃升至47.5万片。英伟达份额下降并非GPU减产，而是更多产品线涌入赛道。此外，瑞银预计AMD Venice服务器CPU在2027年产量可达约500万颗（注：此为供应链产量预测，非确认出货量）。
GPU、AMD与ASIC客户的中介层晶圆需求及占比变化
来源：UBS《ASICs and CPUs move to center stage, driving the next wave of CoWoS expansion》
订单按颗数评估，产线按中介层面积排产
单颗CPU与AI加速器对封装产线的资源占用差异显著。封装内集成的芯粒与HBM越多，所需中介层面积越大，同片晶圆可排布的封装单元便越少。回顾台积电技术演进，CoWoS中介层面积已从2011年的约1倍光罩面积扩展至2024年的4倍，且后续规划了更大尺寸。这表明，先进封装的扩产不仅要增加设备，更需应对单颗封装晶圆消耗量的持续攀升。
3DFabric new Memory Enablement中的CoWoS尺寸路线图，中介层面积与HBM数量变化
来源：TSMC《3DFabric™: Advanced packaging technologies and design ecosystem collaboration》
因此，瑞银采用“中介层晶圆总需求”来统筹不同客户，而非简单累加芯片颗数。其预测的2027年263万片为全年总消耗量，而27万片/月则是2027年底的行业月度产能峰值。若将月度产能简单乘以12，或从全年需求中直接扣除单月产能，均会导致严重的供需误判。
晶圆厂与封测厂的工序分工与协同
从工序拆解，CoW（晶圆上芯片）负责将芯粒贴装至晶圆形态的中介层，WoS（基板上芯片）则将组装体连接至封装基板。瑞银预测，至2027年底，台积电、日月光与安靠的CoW月产能将分别达到约18万片、7万片和2万片，合计27万片。其中，日月光从2026年底的2万片跃升至7万片，成为最显著的外部增量。需强调的是，此处统计的仅为CoW工序产能，并不等同于各家最终交付的完整CoWoS成品。
行业与非台积电封装产能的预测走势
来源：UBS《ASICs and CPUs move to center stage, driving the next wave of CoWoS expansion》
尽管产业合作已有公开文件，但落地细节仍需厘清。台积电与安靠签署的十年合作协议，为采购亚利桑那州先进封装测试服务奠定基础。然而，官方公告并未证实瑞银预测的2027年2万片/月CoW产能是否直接对应亚利桑那厂区，也未表明该产能已正式投产。
产能转移需同步衔接设计规则与测试标准
同为CoWoS技术，台积电将其细分为采用硅中介层的CoWoS-S与采用重布线层中介层的CoWoS-L/R。不同结构下的芯粒布局、布线及基板连接方式各异，封测厂接入特定产品后，其他CPU或ASIC封装无法直接复用该产线。委外产能必须按具体封装型号进行严格验证。
TSMC 3DFabric Technology Portfolio中的CoWoS-S与CoWoS-L/R示意，两类封装采用不同中介层结构
来源：TSMC《3DFabric™: Advanced packaging technologies and design ecosystem collaboration》
多厂协同制造不仅涉及物理晶圆的流转，更要求设计数据的无缝对接。中介层与基板的布线文件、裸片位置、连接规则及应力测试结果等，均需确保上下游工序精准衔接。台积电在3DFabric生态中提出统一设计文件格式，并在设计阶段前置识别应力集中区（注：相关布线自动化与十倍效率提升为规划目标，非既定产线成绩）。
封测厂与基板厂共同使用设计和可制造性规则的协作示意
来源：TSMC《3DFabric™: Advanced packaging technologies and design ecosystem collaboration》
在晶圆级组装后，还需经历基板装配与测试环节。瑞银研判，台积电或在2028年为WoS工序引入日月光之外的新封测伙伴。需重申，预计的27万片/月仅描述2027年底的CoW工序规模。最终，特定CPU和ASIC能否顺利跨厂完成CoW、WoS与测试并稳定交付，才是决定本轮扩产能否转化为实际有效供给的核心关键。