ASML、台积电联手革新：石英基板扩容，12 英寸光罩重塑先进芯片制造生态

ASML 与台积电近期提出，将 EUV 光罩（Photomask）的标准尺寸由目前业界通用的 6 英寸升级至 12 英寸，希望为 High NA EUV 建立下一代光罩生态。表面上看只是尺寸翻倍，但实际上影响的是光刻设备、光罩制造、AI 大芯片设计，以及未来先进晶圆厂的生产效率。

光罩是半导体制造中最核心的“底片”。每一层晶体管、金属互连和接触孔，都会先被写入光罩，再通过光刻机将图案投射到硅晶圆上。在 EUV 光刻中，13.5 纳米极紫外光会照射到具有数十层反射膜的光罩上，再经过投影光学系统缩小成像，因此光罩本身的平整度、图案精度、缺陷数量和位置误差，都直接决定最终芯片的良率。

过去几十年，行业一直采用约 6 英寸（152×152 mm） 的光罩规格。这一标准最早可追溯到深紫外（DUV）时代，也一路沿用至今天的 EUV，因为现有的曝光视场（Field Size）足以容纳绝大多数芯片设计。

但 High NA EUV 改变了这个前提。

High NA 将数值孔径由 0.33 提升至 0.55，使分辨率提升约七成，能够印刷更细的线宽，并减少多重曝光步骤。然而，为了让更大的光学镜组仍然能够制造，ASML 采用了变形成像（Anamorphic Imaging） 架构：扫描方向采用 8 倍缩小，另一方向则是 4 倍缩小。代价就是晶圆上的可曝光视场缩小约一半，而对应到光罩上的有效图案面积也随之减少。这意味着，High NA 虽然能印得更细，却反而装不下越来越大的 AI 芯片。不过据报道，ASML 和 ZEISS 的天才们想出了一个折中的、也是终极的方案：只在一个方向上变倍率，以解决问题。

目前像 GPU、AI 加速器、HBM 控制芯片等产品，单颗裸晶面积已经逼近光刻极限。若设计超过 High NA 的有效曝光区域，就必须采用 Stitching（拼接曝光）：将同一颗芯片拆成两个甚至多个曝光区，再在晶圆上精确对接。

拼接并非不能做，但成本很高。每增加一道拼接边界，就意味着更多设计规则、更严格的 Overlay 对准，以及更高的缺陷风险。一旦拼接区域发生纳米级偏移，整颗数千美元的 AI 芯片都有可能报废。因此，拼接一直被视为大型芯片不得已的方案，而不是理想方案。

12 英寸光罩最大的价值，就是重新把“空间”还给 High NA。

由于光罩面积接近提升四倍，可用图案区域大幅扩大，未来即使在 High NA 架构下，也能恢复接近现有 EUV 的曝光能力。这不仅可以容纳更大的单颗裸晶，也能在同一块光罩上排布更多 Die，让一次扫描覆盖更多有效图案。

对于 AI 芯片而言，这一点尤为重要。未来无论是数千亿晶体管 GPU、Chiplet 互连逻辑，还是大型交换芯片，都在持续挑战 Reticle Limit（光罩尺寸极限）。过去设计团队往往需要为了适应光罩大小，不断修改 Floorplan、调整 SRAM 布局，甚至拆分模块。更大的光罩意味着设计自由度明显提升，可以优先考虑计算架构，而不是被曝光边界所限制。

更大的价值，其实还体现在晶圆厂的经济模型。

一台 High NA EUV 光刻机售价预计超过 4 亿美元，是整个晶圆厂最昂贵的设备。它真正决定的是每小时能够完成多少片晶圆（Throughput）。如果因为光罩面积不足，需要两次曝光、更多平台移动或更频繁更换光罩，那么整机产能都会下降。

12 英寸光罩虽然不会改变单次扫描速度，却能够减少部分产品的曝光次数、降低拼接需求，并提升单张光罩承载的图案数量。对于每天运行二十四小时的 EUV 设备而言，哪怕吞吐量仅提升几个百分点，折算成年产能都意味着数万片晶圆，以及数亿美元级别的成本差异。换句话说，它不是降低光刻机价格，而是让同一台价值数亿美元的设备“赚更多的钱”。

当然，这并不是简单把光罩放大两倍那么容易。

EUV 光罩本身是一块超高平整度的石英基板，上面沉积约四十层钼/硅反射膜，再覆盖吸收层并写入纳米级图案。尺寸扩大后，重量增加、热变形更明显，保持原有平整度的难度呈指数上升。任何几纳米的翘曲，都可能在晶圆上形成系统性的图形误差。

因此，需要重建的不只是光罩，而是一整条产业链：包括更大的光罩基板、全新的空白 Mask Blank、多层反射镀膜、电子束写版设备、缺陷检测系统、清洗设备、自动搬运机器人、储存载具（Pod），甚至 ASML 光刻机内部的夹持与传输接口，都必须重新设计。

这也是为什么 ASML 与台积电选择提前近十年启动标准制定。历史上，6 英寸光罩能够成为全球统一标准，正是因为设备厂、代工厂、光罩厂和材料商共同建立了完整生态；12 英寸若要成功，也必须复制这一过程，而非由任何一家企业单独推动。

目前双方规划相当明确：2030 年 High NA EUV 将率先采用现有 6 英寸光罩进入量产；2031 年 建立 12 英寸光罩试验线；2033 年 左右完成 12 英寸 High NA 的量产导入。这样的节奏，本质上是把“新光学平台”和“新光罩标准”拆成两个阶段，降低先进制程一次性更换所有基础设施的风险。

从产业角度来看，光罩尺寸升级的重要性并不亚于 High NA 本身。过去先进制程竞争的是晶体管密度，未来竞争的将是在更大芯片、更高良率、更高产能之间取得平衡。12 英寸光罩解决的正是 High NA 最关键的规模化瓶颈，它让下一代 AI 芯片不仅能够被制造，更能够以足够高的效率和足够低的成本实现大规模生产。这也是 ASML、台积电愿意投入整个生态共同重构光罩标准的真正原因。