据韩国半导体媒体 TheElec 报道，三星电机（SEM）正与高通合作开发面向 AI 芯片的 2.1D 异构集成先进封装方案，双方针对该技术平台已开展超过一年的研发与可靠性认证工作。
该 2.1D 封装方案的核心创新在于采用嵌入式有机桥片。其技术架构思路与英特尔 EMIB 相近，但摒弃了硅桥，改用 PCB 领域常用的有机材料制作桥接结构。有机桥片本质是集成 5 至 7 层 RDL 重布线线路的微型基板，目标实现 1.5~2 微米线宽线距、4~5 微米通孔尺寸，可实现 500 至 1000 根每毫米的线路图案密度，在芯粒之间搭建高速互联通道。
有机桥成为先进封装格局中的新变量。要理解其战略位置，需先厘清先进封装的核心诉求及当前主要厂商的技术路线。
先进封装旨在解决 AI 芯片尺寸受光罩限制的问题：厂商将大芯片拆分为多个“小芯片”（die），再通过高密度线路封装互联。连接密度越高，带宽越大，但成本与工艺难度也随之飙升。谁能以更优成本实现高效互连，谁便掌握了 AI 芯片下一阶段的关键入场券。
台积电的 CoWoS 体系
台积电的封装版图以 CoWoS 为核心，衍生出 CoWoS-S（硅中介层）、CoWoS-R（RDL 中介层）、CoWoS-L（混合方案）等型号。其底层逻辑是在芯片下方垫入中介层，通过 TSV（硅通孔）实现全局高密度互连。
- CoWoS-S：采用整块硅中介层，通过 TSV 连接 GPU 和 HBM，性能上限最高。英伟达从 H100 到 H200 的加速器均采用此方案。
- CoWoS-R：改用有机 RDL 中介层，成本低于硅方案，适用于对带宽要求略低的产品，如英伟达的 Vera CPU。
- CoWoS-L：两者的混合方案，在有机 RDL 中介层上嵌入局部硅互连（LSI）小块，既支撑超大封装面积，又保留硅的高密度互连能力。英伟达 Blackwell 到 Rubin 的旗舰加速器均绑定此工艺。
这三种型号共同的技术核心是"2.5D 架构”，即“在芯片底下垫中介层、用 TSV 做全局互连”。中介层面积越大，能容纳的 die 越多，但材料与良率成本也随面积飙升。这是 CoWoS 在性能与成本之间难以回避的矛盾，也为其他技术路线留下了切入空间。
除 CoWoS 外，台积电还有 SoIC 属于 3D 堆叠路线：利用混合键合将 die 垂直堆叠，中间不经过凸块和中介层，die 间互连密度高于 2.5D。
台积电副总经理何军表示，5.5 倍光罩尺寸的 CoWoS 已进入量产，在多家 AI 客户产品上的良率稳定超过 98%，部分甚至达 99%；预计 2029 年将 CoWoS 扩大至 14 倍光罩尺寸。目前 CoWoS 产能供不应求，订单已排至 2027 年，部分后段订单外溢至英特尔马来西亚厂，打破过往生态系惯例。
英特尔的 EMIB 技术演进
在台积电供应瓶颈持续的背景下，英特尔的替代方案受到广泛关注。
英特尔 EMIB 采取不同路径：不铺设整块中介层，仅在 die 需要高密度连接的位置嵌入一小块硅桥。这种“局部桥接”思路省去了大面积硅中介层的材料与良率成本，绕开了 CoWoS 在大面积上的物理约束。
然而 EMIB 存在短板：桥仅负责信号互连，当芯片面积过大时，供电路径过长会导致压降和功耗损失。为此，英特尔推出 EMIB-T 技术，在桥中加入 TSV，让电源从封装底部垂直穿过桥直接供给 die，大幅缩短供电路径。该技术于 2026 年在 IEEE ECTC 大会上亮相，测试载具在超过 120×120 毫米的封装中装下了 9 倍以上光罩面积的芯片，die 间互连凸块间距缩至 25 微米。
按路线图规划，EMIB-T 计划 2026 年支持 8 倍以上光罩，2028 年超过 12 倍，封装尺寸大于 120×180 毫米，可容纳 24 颗以上 HBM。据报道，该技术良率已突破 90%，预计明年量产，成本仅为台积电 CoWoS 的一半。
市场反应方面，联发科宣布计划同时采用 CoWoS 和 EMIB-T 技术开发 AI 专用集成电路（ASIC）；博通和 Meta 考虑从 CoWoS 过渡到 EMIB 以降低成本，谷歌和英伟达也对 EMIB-T 表现出浓厚兴趣。
三星的垂直整合战略
三星代工的先进封装技术此前分为 I-Cube 和 X-Cube 系列，现已被整合进 Cube 系列，按“维度 + 字母”重新命名。
- 2.5D Cube-S：对应原硅中介层路线。
- 2.3D Cube-E：硅桥嵌入式结构，在 TSV-less RDL 中介层上嵌入微细图案硅桥，结合 FO-PLP（扇出型面板级封装）实现大面积封装，思路与英特尔 EMIB 相近。
- 2.3D Cube-R：纯 RDL 中介层路线，不使用硅，主打低成本异构集成。
- 3D Cube-T/H：分别利用热压键合（TCB）和混合键合（HCB）进行 die 垂直堆叠。
三星的差异化优势在于垂直整合：基板由三星电机供应，封装由代工业务完成，HBM 自产，逻辑芯片亦有自有晶圆厂支持。从设计到封装的全链条均在体系内，这在三大厂商中独一无二。
THE ELEC 报道指出，三星电子代工预计将对三星电机的有机桥基板进行封装性能和可靠性评估。若此路线走通，三星的封装版图将增加由基板厂主导的重要拼图。
新变量：有机桥与基板厂的崛起
先进封装格局出现新变量：基板厂。正如前文所述，三星电机与高通联合研发的“有机桥”技术，用于 AI 芯片先进封装，双方研发认证已超过一年。
有机桥思路与 EMIB 同源，但桥材从硅换成 PCB 常用的有机材料，利用基板工艺制造。按三星电机公开规格，可实现 5 到 7 层 RDL，线宽线距目标 1.5 到 2 微米。
注：本图为编者根据 THE ELEC 报道所摄三星电机 KPCA Show 2026 展板实拍图重绘，非三星电机官方制图，参数为展板公开信息，引用请以官方发布为准
相比硅桥，有机材料桥片制造成本更低，且能绕开英特尔 EMIB 相关专利壁垒。项目现阶段主要在嵌入有机桥片的 FC-BGA 基板上开展性能与可靠性评估，目标用于高通面向数据中心场景的大型多芯粒 AI 芯片。高通早在 2024 年 10 月就提交互连桥相关专利申请，并于次年在韩国招募相关技术人员。
除高通外，三星电机还同步与多家客户推进有机桥 2.1D 封装基板的联合开发。在 AI 算力芯片需求带动下，先进封装基板、芯粒互连方案市场需求持续走高。主流 2.5D 封装多依赖硅中介层或硅桥，成本较高，有机桥方案试图在带宽与成本之间寻找新平衡点。
这一变化的深层意义在于制造环节的迁移：硅桥依赖晶圆工艺，有机桥依赖基板工艺。桥的制造从晶圆厂转移至基板厂，先进封装中原本属于中介层的价值，首次有机会落入基板厂手中。台积电与欣兴的“类 EMIB"合作亦遵循同一逻辑。基板厂的角色，正从承接需求的配角转变为定义路线的参与者。
结语
从技术路线看，先进封装并非摩尔定律的无痛替代品，而是将晶圆制程的物理限制转移到了热应力、材料膨胀系数、微米级对准及微凸块冶金反应等同样繁复的物理与化学战场上。
在这场博弈中，没有哪种技术路线能解决所有物理矛盾。厂商的选择，不过是在良率、成本、散热与算力密度之间寻找暂时的折中点。
从行业格局看，短期内 CoWoS 依然一家独大，台积电在先进封装领域的话语权举足轻重。但随着不同玩家封装技术路线的成熟，客户将拥有更多元化的选择。
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