物理 AI 与端侧推理，是潘鸿洋创立 Trace Intelligence（淬思科技）的核心出发点。2025 年，尚在攻读博士的潘鸿洋创办 AI EDA 公司复芯智感，尝试将物理感知逻辑综合研究转化为商业产品，以缩短芯片设计迭代周期。他逐渐意识到，AI 改变的不仅是芯片设计中后端环节，更是整个芯片的定义与设计范式。
潘鸿洋认为，领域内的 AI 模型演进通常经历三个阶段：架构探索期、参数迭代期以及模型蒸馏部署期。过去两年，随着 AI 硬件在穿戴设备、AIoT 及安防等场景的普及，大量模型已进入第二、三阶段。相较于适合第一阶段的通用 GPU/NPU，针对后两个阶段，以客户需求为中心、追求极致 PPA（性能、功耗、面积）的定制 AI 芯片才是释放端侧能力的关键。
围绕这一愿景，Trace Intelligence 组建了一支兼具国际 AI 芯片研发经验与设计自动化能力的团队。联合创始人兼 CTO 曾任 SambaNova 早期核心工程师，拥有数据流架构及端侧 NPU 量产经验；联合创始人、复旦大学教授朱可人曾在 Cerebras 和 NVIDIA Research 深耕 AI 辅助芯片设计。公司汇聚了 SoC 设计、验证、编译器及供应链等多领域人才，共同推进端侧专用推理芯片的研发。
图丨Trace Intelligence 联合创始人、复旦大学教授朱可人（来源：受访者）
在设计方法上，Trace 建立了一套 AI-native 芯片设计流程。该流程从客户需求出发，协同优化软件栈与硬件架构，并借助 AI 加速设计、验证及物理实现，旨在降低定制成本、缩短周期，服务于碎片化的端侧推理市场。
目前，Trace 已完成一颗 28 纳米 RISC-V 乱序核的学术流片，跑通全流程；商业端正与多家客户开展模型评估与联合定义，首攻方向为端侧语音识别。融资方面，公司在完成孵化轮后，近日再获亿元新一轮融资，由某头部基金领投，云启资本跟投，老股东 Monolith 砺思资本和复旦科创继续加注。下一步，公司将与客户共同完成一颗 6 纳米专用推理芯片的定义、设计及流片。
为什么端侧 AI 推理需要定制芯片？
DeepTech：为何选择端侧 AI 推理市场？该市场竞争激烈。
潘鸿洋：端侧推理市场庞大且多元。除手机、AI PC 和汽车等成熟市场外，智能穿戴、安防、AIoT 及具身智能等领域的需求尚未被充分满足。这些场景任务集中，对面积、功耗、成本及模型能力的要求差异巨大，传统通用推理芯片难以兼顾。
以智能穿戴为例，受限于面积和功耗，现有芯片往往无法离线运行大模型，依赖云端处理会导致延迟和网络依赖，影响用户体验。尤其在实时语音处理和翻译场景中，本地离线处理至关重要。Trace 的解决方案是围绕客户模型与场景，构建高度定制、极致简约的芯片架构，将 PPA 推向物理极限。
DeepTech：定制芯片思路并非新鲜事，为何过去未成主流？
潘鸿洋：主要原因有三：
第一，模型发展阶段决定灵活性需求。只有当模型架构收敛、进入参数迭代或蒸馏阶段时，牺牲灵活性换取高 PPA 才具备性价比。近两年，大量场景才步入这一阶段。
第二，主流端侧市场结构鼓励通用方案。手机、AI PC 等设备功能多样且出货量巨大，芯片厂商倾向于开发覆盖广的产品以摊薄高昂的设计制造成本，而非针对单一客户做极致优化。
第三，产业链传导效应。过去云端利润更高，定制化趋势率先在云端显现（如 Google、Meta 自研芯片）。而端侧因缺乏合适芯片导致应用难落地，应用缺失又反过来抑制芯片厂商的开发意愿。Trace 旨在打破这一循环。
Trace 的方法学：从客户需求到一颗芯片
DeepTech：“为客户需求量身定义芯片”在工程上如何落地？
潘鸿洋：不同客户对面积、功耗、性能、成本及模型规格的需求各异。我们有一套成熟的方法学，能在多维约束下找到最佳芯片规格。架构设计上，通过定制化数据流、固化权重、硬化算子等手段，解决带宽墙、功耗及延迟等问题。
这套方法学结合建模工具与 Agentic EDA，可大幅压缩设计周期。传统方式需 200-300 人耗时两年，我们的目标是将规模压缩至 50 人、周期缩短至 3-6 个月，并支持多项目并发。
DeepTech：目前的客户合作模式是怎样的？
潘鸿洋：我们以客户需求为中心。客户主要分为两类：一类有明确模型和产品诉求；另一类希望在特定 PPA 约束下运行最大规格模型。我们会与客户协同开发算法、共同定义芯片，例如将常开功能置于超低功耗 NPU，非常开功能动态下电，以实现最优解。
DeepTech：定制意味着重复投入，如何解决成本问题？
潘鸿洋：成本分为设计与制造两部分。
设计阶段，利用自动化工具分析模型并输出指标，实现算子例化与验证的高度自动化；后端依托 Agentic EDA 平台压缩人力与周期，并提升多项目并行处理能力。
制造阶段，核心在于复用光掩膜。许多端侧模型架构稳定，仅参数更新。此时只需修改部分掩膜层，迭代周期可缩至两三周，掩膜成本降至首次流片的十分之一，回片测试时间压缩至两个月左右。若仅更新片外 DRAM 内容，直接 OTA 即可。此外，由于方案固化了部分架构与参数，软件栈复杂度大幅下降，降低了客户的开发与维护成本。
作为 AI Native Design House，AI 扮演了什么角色？
DeepTech：AI 在公司体系中具体发挥什么作用？
潘鸿洋：AI 芯片设计需要场景、软件与硬件的深度融合。OpenAI 设计 Jalapeño 芯片时打破了软硬件隔阂，证明了 AI 赋能方法学的高效性。Trace 同样采用创新方法学与 AI 工具，走极致专用路线。
在 Trace 的流程中，AI 贯穿始终：对接阶段自动分析模型与约束，反馈最优 PPA 方案；规格至 RTL 阶段，AI 驱动编译器自动生成代码及验证环境；RTL 至版图阶段，Agentic EDA 平台极大缩短周期。整套流程打通了从需求到版图的环节，工程师转变为目标与约束的制定者，执行与验证由 AI 主导。
DeepTech：在芯片工程中，AI 的擅长与短板是什么？
潘鸿洋：芯片设计容错率极低，必须确保确定性。现阶段，AI 主要用于替代繁琐重复工作、进行大规模设计空间探索及结果收敛。关键节点仍需资深工程师充当“约束制定者”与“质检员”，以确保质量。
DeepTech：此前的 28 纳米 RISC-V 流片验证了哪些能力？
潘鸿洋：团队用时四个月打通从规格到版图，两个月完成优化，最终实现主频 1GHz 的 28 纳米 RISC-V 乱序核。此举验证了两点：一是团队具备完整的全流程流片能力；二是真实硅片反馈对于积累设计约束至关重要。
我们明确认知到，必须先具备真实流片能力，再将经验编码进 Agent。目前，推理芯片架构与 RTL 已形成，计划在 2027 年初推进首款芯片投片。Agentic EDA 平台已整合多 Agent 调度与闭环，在 RISC-V 设计上接近零人工干预。
Trace 的壁垒和优势
DeepTech：面对 EDA 巨头、传统 Design House 及通用芯片厂商，Trace 的独特优势是什么？
潘鸿洋：Trace 的独有壁垒是一套结合客户需求与场景、打通软硬件的创新设计方法学及全流程。
相比而言，AI EDA 公司仅交付工具；传统 Design Service 公司流程由人主导，且缺乏对大模型算法的深度理解，难以应对专用芯片的风险；通用芯片厂商则瞄准不同市场。Trace 专注于为客户高度定制，覆盖从需求、场景到算法的全链条。
DeepTech：首颗商用芯片尚未回来，AI-native 是否仅是设想？
潘鸿洋：虽然首颗商用芯片仍在研发，但 AI 已渗透至各环节。OpenAI 的 Jalapeño 已证明 AI-native 方法的可行性。Trace 要证明的是，在已知需求下，该方法学能高效设计出对齐需求、PPA 极致的专用芯片。随着合作深入，芯片设计经验将反哺 AI 流程，增强其鲁棒性。
DeepTech：融资后的下一阶段目标及客户进展如何？
潘鸿洋：核心目标是与客户共同定义并交付一颗真实芯片。目前已与多家 AI 硬件及消费电子客户进入模型评估与联合定义阶段，并形成明确合作意向。首颗商业芯片将基于真实客户需求定义，首选一款认可模型进行 6 纳米 MPW 流片，随后推进全掩膜流片与 Bring-up。融资将重点投入流片制造、团队建设及供应链合作。
DeepTech：未来哪些结果能证明技术路线的正确性？
潘鸿洋：关键在于验证模型演进与计算形态关系的判断。随着模型进入稳定期和蒸馏期，通用性价值降低，专用芯片优势凸显。Trace 瞄准第二、三阶段，从智能眼镜、耳机扩展至具身智能。随着 AI 从创新走向落地，计算必将走向围绕稳定模型的极致定制。
DeepTech：十年后，你期望的 AI 推理形态是怎样的？
潘鸿洋：AI 普及的标志是用户无需感知算力位置、联网状态及隐私边界。未来将是端云真正协同的形态：隐私敏感、低时延任务在端侧完成，大知识量任务交由云端，切换过程对用户透明。端侧芯片作为入口，决定了本地与云端的边界，其性能直接影响整个体系的成本、时延与隐私安全。
注：封面/首图由 AI 辅助生成