提到ADI ADRV9026，多数工程师的第一印象是4T4R、200MHz瞬时带宽、Sub-6GHz全频段覆盖，是5G小基站、软件无线电、宽带阵列系统的主流射频收发芯片。
但很多人忽略了它最核心的产品定位——RF Agile Transceiver（射频捷变收发器）。
提供 4 个独立控制的发射器、用于监控每个发射器通道的专用观测接收器输入、4 个独立控制的接收器、集成合成器以及数字信号处理功能，可提供完整的收发器解决方案。
该器件能满足蜂窝基础设施应用的性能需求，如小型蜂窝基站无线电、宏 3G/4G/5G 系统以及大规模多输入多输出（MIMO）基站。
ADRV9026芯片简介
（图源：芯片规格书）
从下方功能框图可以看出，ADRV9026由四个不同的接收器、四个不同的发射器构成，这8个信号输入到各自的PLL模块中。而PLL模块正是ADRV9026实现捷变的基础模块。
ADRV9026芯片功能框图
（图源：芯片规格书）
我们先来了解一下什么是射频捷变，其定义为：无需更改硬件电路，仅通过软件配置，即可快速、动态重构射频的工作频率、信道带宽、收发频点模式，同时全程保持优异射频性能的能力。
其捷变优势有三点：频点捷变、带宽重构、通路解耦，切换后性能无明显衰减。捷变不等于“PLL跳频”；PLL仅为基础，ADRV9026的高性能捷变源于五组集成PLL、本振路由矩阵、片内MCU校准和零中频架构的协同。
该芯片内置三组独立射频PLL，分别对应发射通路、接收通路、观测接收通路，三大通路本振完全独立、互不绑定。下图黄框所示区域为 ADRV9026 的一个 PLL 模块图像。
ADRV9026 PLL概貌图
（图源：IPBrain平台）
本文以其中一块PLL为例，来详解PLL的功能及构成。下图为ADRV9026中实际的锁相环电路图。
锁相环PLL电路图
（图源：IPBrain平台）
PLL（Phase‑Locked Loop，锁相环）：负反馈闭环相位控制系统，核心目标输出信号相位跟踪输入参考信号相位，实现相位同步、频率生成。
其在射频捷变场景下可快速改变分频参数，输出本振频率快速跳变，实现频率捷变。
一般的锁相环常由五部分构成：鉴频器，电荷泵，滤波器，压控振荡器以及分频器。
锁相环PLL电路原理图
（图源：网络）
1. 鉴相器 PFD（相位频率检测器）：比较参考输入信号与反馈信号的相位（PFD 同时检测频率差），输出与相位差成正比的误差脉冲 / 电压。
• 特点：PFD 可以识别频率差，捕获范围更大，现代射频 PLL 普遍使用 PFD。
下图所展示的就是ADRV9026中实际的鉴频器电路图，并且它的电路结构为PFD的经典结构。
鉴频器电路图
（图源：IPBrain平台）
2.电荷泵 CP（Charge Pump）：接收 PFD 的脉冲信号，输出充放电电流，给环路滤波器充放电，把相位误差转换成电流信号。
• 作用：把数字相位脉冲转为模拟电流，驱动后级滤波。
3.环路滤波器 LPF（Loop Filter）：对电荷泵输出电流积分，生成直流控制电压；滤除鉴相带来的高频脉冲噪声；决定环路带宽、锁定时间、相位噪声、杂散抑制。
4. VCO压控振荡器：输入控制电压，输出对应频率的射频 / 时钟振荡信号；电压变化，输出频率随之改变。
下图中的压控振荡器产生了内部时钟，为PLL电路内部提供了高频振荡。
压控振荡器电路图
（图源：IPBrain平台）
射频芯片（ADRV9026）内部集成 VCO，是产生高频本振的核心。
5.分频器（反馈分频器）：将 VCO 高频输出分频降频，送回 PFD 和参考对比；修改分频系数 N，即可改变输出频率，实现频率合成。
ADRV9026内的小数分频可以输出参考频率的非整数倍，输出频率步进更小，射频捷变本振必备。
结语
ADRV9026靠全方位的捷变能力，真正实现了软件定义射频的工程落地，正是这套全方位的捷变架构，让ADRV9026成为多场景通用射频核心器件，完美适配各类如5G基站等现代化射频系统。
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