2026 年 9 月 8 日，ASML 一日连发三则重磅公告，宣布与英特尔晶圆代工、三星电子及台积电就高数值孔径（High-NA）极紫外（EUV）光刻技术达成或深化合作。此举将光掩模这一芯片制造的关键环节再次推向舞台中央。
当前，光掩模正经历从"6 英寸”向"12 英寸”的跨越。尽管三大晶圆代工巨头奔向同一方向，但其战略节奏与实施路径却截然不同。
01 同一方向：AI 浪潮下的共同选择
三份新闻稿折射出三家巨头高度一致的战略共识：
第一，向大尺寸光掩模转型。半导体行业数十年依赖 6 英寸规格，但随着 High-NA EUV 的到来，过渡至 12 英寸（或 6×12 英寸）掩模版成为必然。这将显著提升晶圆厂生产率、降低制造成本并消除拼接限制，使未来尖端芯片更具成本效益。
第二，AI 是底层驱动力。无论是英特尔强调的“制造创新”，三星指出的"AI 时代改变行业”，还是台积电提到的“复杂晶体管架构驱动”，均表明 AI 对算力的渴求正倒逼制造环节进行底层革新。
第三，生态协作至关重要。三家企业均提及与 ASML、材料供应商、EDA 伙伴及自动化厂商的紧密合作。台积电更指出，唯有行业携手，方能解锁单一公司无法实现的可能性。
02 不同路径：先行者、加盟者与发起者
尽管目标一致，三家公司的战略定位与商业节奏存在本质差异：
英特尔：被认证的“先行者”与“开创者”。ASML 首席执行官克里斯托弗·富凯明确表示，英特尔代工一直是 High-NA 技术的领军企业。从 2024 年安装首台商用 EXE 系统，到完成最新设备认证，再到出货首款 High-NA 量产逻辑芯片，英特尔已从“计划”迈向“交付”。目前，High-NA 已用于酷睿 Ultra 3 系列（Panther Lake）特定层的大规模生产，累计处理晶圆超百万片，性能表现优异。
三星：重要的“加盟者”。三星选择加入行业倡议推动下一代 12 英寸光掩模技术。其独特之处在于计划在 2028 年率先将 High-NA EUV 应用于 DRAM 大规模量产，首次将该技术版图从逻辑芯片扩展至存储领域。
台积电：规则的“共同发起者”。台积电并非单纯“加入”，而是与 ASML 共同发起合作倡议，主导定义行业向大尺寸掩模版过渡的规则。其规划更为长远：计划于 2030 年在先进节点大规模量产中引入 High-NA 技术，并于 2031 年建立 12 英寸掩模试点线，2033 年全面支持相关系统进入生产。
03 技术解析：“大光罩”为何不可或缺？
在 AI 时代，巨头们争夺的“更大尺寸光掩模”究竟意味着什么？
光掩模（Photomasks），俗称“光罩”，是光刻环节的“底片”。随着 High-NA EUV 技术的应用，传统 6 英寸光掩模的物理限制日益凸显。由于单次曝光面积有限，制造大型或复杂芯片时需进行“拼接（Stitching）”，这不仅增加了工艺复杂度，还带来了精度损失和良率风险。
向 12 英寸光掩模过渡，相当于将“底片”放大一倍以上。这意味着单次曝光可覆盖更大面积，从而减少甚至消除拼接需求，缩短处理时间并简化工艺步骤。
AI 芯片具有大尺寸、高晶体管密度及高 I/O 密度的特点。以英伟达 GPU 或英特尔数据中心芯片为例，其内部集成了数百亿至上千亿个晶体管。在 6 英寸光掩模限制下，制造此类芯片不得不依赖拼接技术。而 12 英寸光掩模提供了根本性解决方案，让芯片设计摆脱物理束缚，以更低成本、更高效率推进 AI 芯片的性能迭代。
6 英寸光掩模向 12 英寸的过渡正在半导体产业底层悄然发生。在 AI 时代对算力、功耗和成本的极致追求下，半导体制造的物理基础设施正迎来一场迟到已久的升级。
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