2026 年 9 月 4 日，华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台 ChinaXiv 发表题为《Huawei's τ Chip Was Supposed to Melt?》的论文，首次公开基于“韬（τ）定律”打造的麒麟 2026 芯片实测数据。该论文以实证数据回应了外界对技术发热隐患的质疑，标志着“韬定律”在 40 天内完成了从理论框架到工程实证的关键跨越。
麒麟 2026 实测：密度暴涨，功耗反降
论文数据显示，采用“逻辑折叠”（LogicFolding）技术的麒麟 2026 芯片，晶体管密度从上代平面架构麒麟 9030 Pro 的约 1.55 亿个/平方毫米跃升至 2.38 亿个/平方毫米，增幅达 55%，相当于传统工艺微缩三年的水平。
更引人注目的是其功耗表现。在同等性能下，麒麟 2026 的 NPU、GPU 及 CPU 大核功耗分别下降 66%、58% 和 41%。这一结果颠覆了“密度提升必然导致功耗飙升”的传统认知。
核心原因在于：现代芯片绝大部分能耗消耗在数据通过金属走线搬运的过程（即“通勤”），而非晶体管本身的逻辑运算（即“工位办公”）。“逻辑折叠”技术将平面上长距离走线折叠为上下层间的短距离垂直连接，显著缩短信号传输路径，削减互连电容开销，使电路能在更低电压下工作。由于动态功耗与电压平方成正比，此举带来了巨大的功耗收益。
值得注意的是，τ（韬）是时间缩放定律，本身不等同于天然低功耗。工程师主动将“逻辑折叠”带来的时间裕量转化为电压和功耗的降低。在追求极限性能的 Turbo 模式下，麒麟 2026 的 NPU 算力最高可达 70 TOPS，较前代提升 141%。
据悉，麒麟 2026 已流片成功且电气功能测试达标，量产门槛已被跨越；麒麟 2027 亦已完成流片。今年秋季，搭载麒麟 2026 的新机将正式问世。
以下最新论文原文：
《华为的τ芯片本该烧毁吗？》
作者：何庭波
摘要
热量是τ缩放定律（即华为折叠硅片背后的时间缩放原理，得名于其旨在缩短的延迟τ）最尖锐的隐忧。麒麟芯片的实测结果彻底颠覆了这一质疑。原因如同通勤者所知：在芯片上，消耗大部分能量的是“通勤”过程，而非“工位”上的工作。
关键词
逻辑折叠，τ缩放定律，3D 集成，混合键合，低功耗设计，系统 - 技术协同优化。
若问芯片工程师未来最重要的技术，答案多是 3D 集成；若问什么会扼杀 3D 集成，答案几乎是同一个词：热量。业界普遍认为，堆叠晶体管会导致功率转化为热量并被困住，最终烧毁芯片。然而，由于无法获取让竞争对手持续缩小晶体管的工具，华为选择打破循环：停止缩放空间，转而缩放时间——即信号传输的延迟τ。
τ缩放定律旨在持续降低τ，其旗舰技术“逻辑折叠”将原本铺展在平面上的电路，折叠成由微小垂直互连桥接的堆叠层，从而缩短信号传输距离。当逻辑折叠首次公布时，会场充满了对热量的怀疑。但即将出货的麒麟 2026 实测结果显示相反结果：晶体管数量增加 55%，关键任务功耗却降低高达 66%，且温度更低。
I. 什么是逻辑折叠？
摩尔定律依赖几何缩放，但该技巧已逐渐失效。对华为而言，因无法获取 EUV 光刻技术，必须寻找新路。六年的探索表明，缩小的重点不是尺寸本身，而是小所带来的更快开关速度和更短响应时间。逻辑折叠便是在不缩小空间的情况下换取时间的方法。
实现这一目标的关键工艺是 3D 混合键合。两片晶圆精确对准并加热融合，形成垂直连接。在麒麟 2026 中，混合键合间距达到 1.5 微米，拥有 5000 万个垂直互连；麒麟 2027 已实现 1 微米间距和超 1 亿个互连。工程师重新设计了 NPU、CPU、GPU 等模块，将长的水平连接转变为短的垂直跳转。
结果显示，麒麟 2026 晶体管密度提升 55%，但在同等性能下，NPU、GPU 和 CPU 功耗分别降低 66%、58% 和 41%。这揭示了芯片功耗的实际去向：主导项并非大多数人以为的计算，而是数据传输。
II. 两份功耗账单的故事
数字电路的动态功耗主要来自两部分：一是开关（计算本身），二是传输信号（对长金属导线充放电）。在先进工艺节点上，互连电容而非栅极电容才是能量的归宿。处理器花费的大部分功率并非用于“思考”，而是用于“通勤”。
III. 你的通勤如何解释你的芯片
如同办公室职员的能量消耗主要在通勤而非案头工作，芯片中导线（通勤）消耗的能量往往多于门极（思考）。逻辑折叠将每个人的“家”搬到了离“办公室”更近的地方。折叠路径上的导线长度在典型核心上减少 20%，关键路径减少高达 70%，时钟缓冲器数量减半以上。每根缩短的导线都意味着更小的电容和急剧下降的功耗。
IV. 麒麟 2026 功耗，模块分解
NPU、GPU 和 DSP 是通信密集型模块，也是折叠收益最大的部分。在同等性能下，NPU 时钟频率下调 63%，电压从 0.85V 降至 0.55V，功耗降低 66%，功率密度下降 73%。GPU 电压降低 200 毫伏，功耗下降 58%。
△【图 1】平面型 Kirin9030 Pro（灰色）、Kirin 2026 等性能模式（蓝绿色）以及 Kirin 2026 加速模式（橙色）的性能、频率、电压、归一化功率和归一化功率密度对比。
△【图 2】平面型 Kirin9030 Pro、Kirin 2026 及 Kirin 2027 等性能模式的归一化面积、频率、电压、归一化功率和归一化功率密度。
DSP 模块在第一代折叠中功率密度有所上升，但在第二代折叠（麒麟 2027）中已解决，功耗降低 47% 且功率密度低于平面架构原型。在全速运行模式下，折叠后的 NPU 提供 70 TOPS，GPU 帧率提升 42%，展现了折叠技术带来的性能控制旋钮。
V. 并行理论：电路中的τ缩放定律，软件中的阿姆达尔定律
功耗节省不仅来自缩短“通勤”，更来自降低电压。逻辑折叠将电路分为串行和可并行化两类。绝大多数现代 SoC 晶体管服务于可并行化的 NPU、GPU 和 DSP。通过软硬件协同设计，任务被分派到多个高效核心并行运行，利用二次方电压杠杆大幅降低功耗。
这反映了阿姆达尔定律的硬件孪生：硅片的串行部分很小，大部分可用速度换取并行性。折叠后的 NPU 便是典型案例，更多的硬件在更低电压下从容运行，完成更多工作。
VI. 从设计上消除热点
决定芯片可靠性的关键是晶体管结温而非总热量。折叠通过降低热源处的热密度，并利用垂直温度梯度管理剩余热量，有效消除了局部热点。设计工具主动在不同层间交错放置热逻辑和冷逻辑，确保结温保持在安全窗口内。
VII. 西西弗斯，但山坡通向某处
τ是时间缩放定律，将时间裕量用于降低功耗是工程纪律的选择。折叠后的 CPU 虽保守应用，但已将性能核频率恢复至 3.1GHz，未来有望达到 5GHz 及以上。每一次折叠循环都留下一个计算更多、消耗更少的芯片，这就是进步的累积。
VIII. 更凉爽才是前进之路
对热量的恐惧建立在对芯片能耗来源的误解之上。逻辑折叠缩短了“通勤”，一举降低了时间常数τ和能量。那个本该烧毁的τ芯片，反而因为折叠运行得更凉爽。τ，最终在不止一个方向上实现了削减。
参考文献
T. He, "A time scaling theory for multi-layer electronic systems," Sci. China Inf. Sci., vol. 69, no. 8, Aug. 2026.
[2] G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114-117, Apr. 1965.
[3] R. H. Dennard, et al., "Design of ion-implanted MOSFET's with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256-268, Oct. 1974.
[4]-[8] 略（详见原文引用）