Hot Chips 2026 大会核心要点（深度总结）

Hot Chips 2026揭示了一个核心现实——AI算力的瓶颈已从晶体管密度转向数据搬运效率与内存系统架构。HBM的3D化、智能化（zHBM/AHBM），以及RISC-V的标准化突破，是应对这一现实的两条主路径。对于投资者而言，"离数据越近的价值越大"——无论是物理上（3D堆叠、近存计算）还是逻辑上（RISC-V定制、内存控制器集成），内存与计算的融合正在创造新一代半导体巨头的诞生土壤。

一、两大核心主线与八大技术议题

本次Hot Chips大会的核心叙事围绕"AI基础设施的内存瓶颈突破"与"RISC-V从边缘走向数据中心"两大主线展开。来自三星、SK海力士、美光、NVIDIA、Meta/d-Matrix、RISC-V International、Canonical、英飞凌等产业链核心玩家的演讲，共同勾勒出一幅计算架构深度重构的图景。

（一）AI内存基础设施：从HBM到zHBM的范式转移

1. 需求端：超大规模AI资本支出的结构性驱动

客观分析（Objective Analysis）的Jim Handy指出，超大规模数据中心的AI资本支出是内存领域最大的驱动力。几乎所有主流AI加速器（NVIDIA GPU、Google TPU及定制芯片）均使用HBM，甚至部分网络组件也开始采用HBM，催生了一个"几年前几乎不存在的需求类别"。

关键数据与洞察：

• 晶圆产能冲击：HBM芯片尺寸约为标准DDR的3倍（美光量化数据），且DRAM供应商过去十余年未大幅增加产能，新建晶圆厂需约2年时间，行业无法迅速应对需求冲击。

• 价格传导：供应紧张导致DRAM/NAND现货价格较此前水平上涨约7倍，推动三星、SK海力士、美光等厂商营收异常强劲增长。

• 效率悖论：Handy反驳了"模型效率提升会降低硬件支出"的观点——若算法效率提高6倍，超大规模厂商更可能选择产出增加6倍，而非削减资本支出。

2. HBM的物理极限与系统级挑战

美光（Micron）HBM设计架构负责人Ragu的演讲揭示了HBM面临的多维物理极限：

挑战维度	具体表现
硅片面积	典型GPU封装中，4个12层HBM堆叠的内存芯片总面积约为GPU芯片的8倍，内存占封装硅片面积约90%
散热约束	HBM基片（Base Die）是温度最高区域之一，热量自底部产生而冷却层在顶部，每增加一层DRAM即增加热阻
可靠性危机	Meta Llama 3研究显示约17%的非预期训练中断归因于HBM；单颗DRAM故障可导致整个封装报废
堆叠极限	16层技术前景良好，但20层以上面临芯片减薄、机械应力、TSV密度等严峻挑战；HBM4总厚度已达775微米，接近封装技术实际极限

技术演进细节：

• 并行度飙升：HBM3E每DRAM芯片128个存储体（Bank），HBM4增至256个；外部I/O线从约1000条增至2000条，芯片尺寸基本不变。

• RAS机制升级：HBM3/HBM3E已引入CRC、系统级ECC等元数据保护，未来随堆叠高度和接口速度提升，可靠性机制将持续演进。

3. 三星三阶段HBM路线图：从"被动中转站"到"智能计算平台"

三星DRAM设计团队披露的三阶段路线图是本次大会最具颠覆性的内容：

第一阶段：面积优化与能效提升（cHBM4）

• 将D1c DRAM工艺与4nm逻辑工艺应用于HBM4 Base Die（B-die）。

• 关键举措：用D2D接口替换传统HBM PHY，将内存控制器从XPU卸载至B-die，可为XPU释放5%-10%的硅面积，对应10%-20%性能提升。

• 引入基于SRAM的细粒度修复方案（Near-MC SRAM-Based Cell Repair）。

• 推出Heat Path Block（HPB）技术，可将峰值温度降低逾35%，覆盖50%的PHY区域。

第二阶段：功能扩展（AHBM - Advanced HBM）

• 容量扩展：在B-die闲置面积上集成内存扩展控制器与PHY，外接LPDDR或HBM作为第二层内存。

• 近存计算：在B-die上集成处理单元（PE），将注意力机制等内存密集型计算卸载至内存侧，减少D2D带宽需求。

• 可靠性强化：集成RAS传感器、实时遥测与片上自测试（ATIP）能力。

第三阶段：zHBM——消灭中介层的3D垂直集成

• 架构革命：摒弃2.5D中介层，将DRAM堆叠直接垂直压在XPU之上。

• 性能目标：I/O功耗约0.5 pJ/bit（较HBM5降低约70%总DRAM功耗），带宽提升2.3倍以上，每模组节省100W功耗，为GPU释放8.3%额外功率空间。

• 关键技术：WoW（Wafer on Wafer）与HCB（Hybrid Cube Bonding），需小于6微米间距的混合铜键合。

• 设计范式转变：DRAM与SoC设计必须从初始阶段就围绕布线、散热、功率密度进行协同设计。

4. SK海力士：封装技术的工程现实

SK海力士美国负责人Jasik Lee聚焦HBM向16层乃至20层堆叠的封装挑战：

• 当前困境：16层HBM3E测试芯片中，单个DRAM芯片厚度比12层薄约10%，芯片间隙减少约50%，导致翘曲和间隙填充难度剧增。

• 模塑工艺：SK海力士采用一次性回流焊连接整个DRAM堆叠，再用封装材料填充缝隙，生产效率高于逐片键合，但翘曲风险更高。

• 混合键合前景：预计HBM4E不会采用混合键合，但20层堆叠终将过渡。混合键合可消除芯片间隙，使芯片厚度增加20%-24%，导热系数提升约35%。

• 局部散热创新：研发IHBM技术——在热点区域上方添加硅散热块，需从设计之初协同优化。

• 客户协同设计：先进HBM在客户封装流程中经历更多环节，需与客户在工艺流程、材料和机械应力方面深度合作。

5. 新兴架构：d-Matrix Raptor与3D-DRAM

d-Matrix（前Meta工程师参与）提出的Raptor架构代表了近存计算的激进路径：

• 问题定义：以Kimi K3（近3万亿参数）为例，权重存储需约3TB，长上下文推理需额外1TB KV缓存。按当前HBM能效，100TB/s带宽仅内存移动就需约2千瓦功耗。

• 架构创新：采用台积电4nm计算芯片与定制DRAM芯片以约36微米间距面对面堆叠，DRAM存储体与计算引擎物理对齐。

• 性能突破：实测能效0.37 pJ/bit，较HBM4的2.4 pJ/bit提升约6-7倍；单层堆叠实现100TB/s吞吐量。

• 部署模式：单设备容量较低，需机架级聚合——约72张卡可承载Kimi K3级模型。

• 热管理：逻辑芯片置于顶部（直接位于散热板下方），DRAM设计工作温度约105°C，刷新频率为标准DRAM的8倍；但模拟显示，若在GPU上方放置四层DRAM且GPU散热超过1.3 W/mm²，DRAM温度可能超140°C。

6. 存储层级重构：HBF与QLC SSD

高带宽闪存（HBF）作为AI推理的容量层被Oxmiq Labs/Praxmudi评估：

• 定位：容量约为HBM的8-16倍，但每GB带宽仅约HBM的1/25。

• 经济性：在机架规模（72加速器）下，HBM的每百万解码令牌成本比HBF低约6-8倍。

• 适用场景：单机承载万亿参数短上下文模型、低批处理大小、稀疏注意力模型的KV缓存/MoE专家卸载。

• 软件挑战：非DRAM直接替代品，需64KB以上跨通道读取、约1MB写入粒度，需新的分配器和传输调度机制；现有框架（如vLLM）需改造。

NAND/HDD溢出效应（Handy）：

• Meta测试证实QLC SSD性能优于HDD，促使超大规模数据中心更广泛采用SSD。

• AI基础设施大幅提升HDD需求导致供应短缺，QLC SSD开始填补TLC SSD与HDD之间的新存储层级，并在某些场景取代HDD。

• 铠侠（Kioxia）和西部数据/SNDK从中受益。

（二）RISC-V：从边缘到数据中心的历史性跨越

1. 标准化突破：RVA23与服务器生态

RISC-V International联合创始人Krste Asanović阐述了从可配置ISA到二进制兼容生态的跨越：

• RVA23配置文件：定义丰富的强制性功能集（向量、虚拟化、加密等），为RISC-V创建真正兼容的应用生态系统。多家厂商将于2026年推出RVA23服务器级芯片。

• 解决"鸡生蛋"问题：硬件供应商承诺提供所需功能，软件供应商可假定功能存在，打破先有硬件还是先有软件的僵局。

• 服务器平台规范：超越CPU ISA，涵盖UEFI、ACPI、I/O MMU、中断等，目标是在兼容RISC-V服务器上启动标准Linux发行版而无需厂商变通方案。

2. 软件生态成熟：Ubuntu与CUDA

• Canonical：Ubuntu 26.04 LTS已将RVA23作为官方RISC-V基线，约95%常用Debian软件包已可用；正部署原生RISC-V构建基础设施替代模拟环境；计划启用Kubernetes、MicroCloud及OpenStack。

• NVIDIA：Franz披露NVIDIA实验室已拥有多颗RVA23处理器，并在Hot Chips上完成CUDA在RISC-V上的首次公开演示。

• NVLink Fusion：允许RISC-V CPU取代NVIDIA自研ARM主机处理器，通过C2C网络提供高达PCIe五倍的带宽和一致性。

• CUDA要求：基于标准RVA23和服务器平台规范，仅增加少量要求（PCIe缓存一致性、点对点通信）。

• 战略定位：RISC-V优势不在于替代x86/ARM，而在于针对细分市场的专业化能力。

3. 汽车与区域架构

英飞凌（Infineon）Thomas Rucker探讨了RISC-V在汽车电子中的角色：

• 区域架构趋势：OEM推动从分布式ECU向基于物理位置的区域控制器整合，减少布线成本和集成复杂度。

• 异构计算需求：区域控制器需同时处理实时车辆控制、网关、电源管理、小型AI工作负载等，需从MCU级到"超级集成器"的产品谱系。

• 标准缺口：RVA23适用于中央车载计算机，但区域控制器需RVM（MCU配置文件），目前尚未最终确定。

• 关键瓶颈：安全合格工具链（编译器、时序分析）、最坏情况执行时间分析、现有软件迁移路径。

二、深刻总结：六大核心趋势

趋势一：内存墙从"带宽瓶颈"升级为"成本+带宽"双重瓶颈

传统"内存墙"指数据搬运导致的性能损失，但Handy指出第二道内存墙已经出现——内存本身变得极其昂贵。HBM占AI加速器封装硅片面积约90%，其晶圆消耗量是DDR的3倍，现货价格上涨7倍。未来的内存架构创新必须同时解决带宽成本和数据搬运成本。

趋势二：HBM正从"被动存储介质"进化为"智能计算平台"

三星三阶段路线图清晰展示了这一范式转移：B-die从简单的PHY/控制器层，逐步集成SRAM修复、内存扩展控制器、处理单元（PE），最终在zHBM中成为与SoC协同设计的3D计算平台。这意味着内存厂商正在侵入传统计算厂商的价值链。

趋势三：封装技术成为内存架构的核心竞争力

TSV→微凸点→热压键合→混合键合→WoW/HCB，封装技术的演进直接决定HBM的堆叠高度、散热能力和带宽上限。SK海力士和三星均强调，封装已不再是后端工艺，而是与DRAM设计同等核心的架构组成部分。客户与内存供应商的协同设计成为必需。

趋势四：Z轴（垂直）集成是突破2.5D物理极限的终极方向

无论是三星的zHBM（DRAM垂直堆叠在XPU上）、d-Matrix的3D-DRAM（计算与存储面对面堆叠），还是SK海力士展望的20层混合键合，行业共识明确：横向扩展（2.5D中介层）已接近物理极限，Z轴垂直集成是释放带宽与能效的唯一路径。但这要求DRAM与逻辑工艺、散热设计、机械应力的深度协同。

趋势五：RISC-V完成从"嵌入式玩具"到"严肃服务器/AI基础设施选项"的跨越

RVA23标准化、Ubuntu 26.04 LTS原生支持、NVIDIA CUDA移植与NVLink Fusion开放，三大里程碑标志着RISC-V已具备进入AI数据中心的技术条件。其核心价值不在于替代x86/ARM，而在于针对特定工作负载（如NVIDIA的Agent AI、汽车区域控制器）的定制化能力。

趋势六："一刀切"的通用AI硬件时代正在终结

从美光观察到的"针对特定AI工作负载的定制化内存架构"，到d-Matrix区分训练与推理的不同内存需求，再到Handy强调的软件生态适配难度，行业正从"通用HBM+通用GPU"模式，转向工作负载驱动的协同优化架构。训练追求高带宽高容量HBM，推理可能采用小规模HBM+LPDDR分层，或极端的近存计算方案。

三、投资分析与总结

（一）产业链机会图谱

上游材料/设备 → 中游制造 → 下游系统/应用
     ├─ TSV设备     ├─ HBM原厂   ├─ AI加速器/定制芯片
     ├─ 混合键合设备 ├─ 先进封装  ├─ RISC-V服务器
     ├─ 散热材料    ├─ 3D-DRAM   ├─ 智能汽车电子
     ├─ 中介层/桥接 ├─ NAND/SSD  └─ 超大规模数据中心
     └─ 光刻胶/靶材 └─ RISC-V IP

（二）重点赛道评级与逻辑

赛道	评级	核心逻辑	代表方向
HBM原厂+先进封装	超配	结构性供需紧张持续2年以上；zHBM等3D技术抬高技术壁垒；HBM占AI系统价值量持续提升	三星、SK海力士、美光；台积电（CoWoS）、Amkor、日月光
HBM设备与材料	超配	TSV、混合键合、WoW/HCB、散热材料（HPB、IHBM）是增量最大的环节；客户定制化需求提升设备粘性	键合设备、TSV刻蚀/电镀设备、散热材料、测试设备
RISC-V生态	超配	从0到1的拐点已现（RVA23+CUDA+Ubuntu）；AI Agent趋势强化主机CPU定制化需求；汽车区域架构提供第二增长曲线	SiFive（IP）、Canonical（软件）、NVIDIA（生态整合者）、英飞凌/瑞萨（汽车MCU）
近存计算/3D-DRAM	关注配置	d-Matrix验证架构可行性，但单设备容量受限需机架级扩展；适合特定推理场景；长期可能颠覆传统HBM+GPU架构	d-Matrix、其他3D-DRAM初创
NAND/QLC SSD	标配	AI拉动HDD需求→QLC SSD替代加速；但属周期性大宗商品，涨价弹性弱于HBM	铠侠、西部数据/SNDK、Solidigm
传统DDR/机械硬盘	低配/回避	HBM挤压DRAM产能；QLC SSD长期侵蚀HDD在AI存储中的份额	—

（三）关键投资论点

论点1：HBM的"晶圆消耗陷阱"创造超级周期

HBM每比特晶圆消耗是DDR的3倍，而AI资本支出持续扩张（即使算法效率提升也被转化为更大模型/更多Token产出）。在2027年前新建晶圆厂难以大规模投产的情况下，HBM及DRAM整体将维持结构性短缺，定价权牢牢掌握在三星、SK海力士、美光手中。三巨头的HBM营收占比将在未来2-3年内持续提升。

论点2：封装技术公司成为AI硬件的"卖铲人"

无论是三星的zHBM、SK海力士的20层混合键合，还是d-Matrix的36微米间距3D堆叠，所有路径都指向更复杂的封装工艺。混合键合（Hybrid Bonding）、WoW（Wafer on Wafer）、热管理材料（HPB、硅散热块）的需求将呈指数级增长。封装设备厂商和先进封装代工的产能将成为比晶圆产能更稀缺的资源。

论点3：RISC-V的"Android时刻"已至

RVA23标准化+Ubuntu 26.04 LTS原生支持+NVIDIA CUDA移植，构成了RISC-V生态的"杀手级三角"。类比ARM在智能手机时代的崛起，RISC-V在AI服务器和汽车电子领域正经历类似的生态拐点。NVIDIA的NVLink Fusion尤为关键——它允许RISC-V CPU无缝接入全球最强大的AI加速生态，极大降低了RISC-V进入数据中心的门槛。

论点4：内存-计算边界模糊化催生新巨头

三星在B-die上集成PE（处理单元）、d-Matrix将计算与DRAM面对面堆叠，均指向"内存即计算"（Memory as Compute）的长期趋势。传统计算厂商（CPU/GPU公司）与内存厂商的价值链正在重新划分。具备先进逻辑工艺能力（如三星4nm B-die）和封装能力的内存厂商，有望攫取更多系统级价值。

（四）风险提示

1. 技术路线风险：zHBM和3D-DRAM的长期可行性取决于散热突破。若Z轴堆叠的热阻问题无法解决（如d-Matrix模拟所示，多层堆叠可能超140°C），行业可能被迫退回2.5D+光学I/O方案。

2. 软件生态壁垒：Handy明确指出，软件是替代内存架构的最大障碍。NVIDIA的护城河不仅在于硬件，更在于CUDA生态。近存计算（如d-Matrix）需重建编译器和运行时环境，规模化速度可能慢于预期。

3. HBF替代风险：HBF在特定场景（大模型单机推理、稀疏注意力）具备成本优势，若软件层（如vLLM适配）快速成熟，可能分流部分HBM需求，尤其在中低端推理市场。

4. RISC-V碎片化风险：尽管RVA23推进标准化，但RISC-V的"可配置性"本质仍可能导致实际芯片间的二进制兼容性差异，重演ARM生态早期的碎片化问题。

5. 资本支出周期性：Handy警告，超大规模数据中心的AI资本支出不可能无限增长。若宏观经济或AI商业化进度不及预期，内存超级周期可能提前见顶。

（五）投资策略建议

短期（6-12个月）：聚焦HBM供需紧张带来的存储原厂业绩释放，以及先进封装产能紧缺（台积电CoWoS、三星/海力士内部封装产线扩产）。关注NAND涨价周期中铠侠、西部数据的盈利修复。

中期（1-3年）：布局RISC-V服务器生态（IP、芯片、软件工具链）和HBM技术迭代（混合键合设备、散热材料、测试方案）。三星zHBM若进入工程验证阶段，将重塑封装产业链格局。

长期（3-5年）：跟踪近存计算/存内计算（如d-Matrix模式）从特定推理场景向通用计算的渗透，以及光学I/O（三星、SK海力士均提及）与电互连的替代节奏。在存储层级，关注HBF是否能在软件成熟后打开第二成长曲线。

总结：Hot Chips 2026揭示了一个核心现实——AI算力的瓶颈已从晶体管密度转向数据搬运效率与内存系统架构。HBM的3D化、智能化（zHBM/AHBM），以及RISC-V的标准化突破，是应对这一现实的两条主路径。对于投资者而言，"离数据越近的价值越大"——无论是物理上（3D堆叠、近存计算）还是逻辑上（RISC-V定制、内存控制器集成），内存与计算的融合正在创造新一代半导体巨头的诞生土壤。