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基于环形LCC级联锁相环的分数N频率综合技术(具有无校准噪声消除技术)
原标题：Fractional-N Frequency Synthesis Based on Ring-LCCascaded PLL With Calibration-Free Noise Cancellation Techniques
作者：Haoming Zhang; Yongjun He; Yuyang Zhu; Huanyu Ren; Tetsuya Iizuka
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/26
摘要：基于环形-$LC$ 级联架构的分数$N$ 相位锁定环(PLL)，工作频率范围为6.2–6.8 GHz。通过采用多模数分频(MMD)基量化误差(Q-error)消除(MMD-QEC)，量化误差减少了分频比N的一个因子，使得可以在分数N环路中使用基于采样的锁相环(SPLL)，而无需专门的数字校准。采用前馈噪声消除(FFNC)技术对第一级环振荡器相位噪声(PN)提供宽带高通滤波。采用两个阶段都使用SPLLs，PVT引起的FFNC增益误差得到了缓解，而与先前的工作不同的是，FFNC增益匹配不再受不同频率设置中分频比变化的影响。在65纳米CMOS工艺制造的提议PLL可以实现157 fs均方根抖动和−73 dBc最坏情况下的带内分数倍频程（参考频率为60 MHz）。
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一种65纳米隐私保护神经形态编码器，具有7.13纳焦耳效率，2.38兆比特每平方毫米2T-2T项目内存密度和支持联邦学习
原标题：A 65 nm Privacy-Preserving Neuromorphic Encoder With 7.13 nJ Efficiency, 2.38 Mb/mm22T–2T Item Memory Density and Federated Learning Support
作者：Boyang Cheng; Jianbo Liu; Steven Davis; Zephan M. Enciso; Likai Pei; Xueji Zhao
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/25
摘要：对隐私保护的个人数据分析的需求不断增加，这要求智能助手和情境感知系统使用既节能又安全的硬件。本工作提出了一种通过物理不可克隆和硬件高效的编码来解决这些挑战的65纳米隐私保护神经形态编码器架构的核心是一个2T-2T熵单元，它能够实现紧凑且不可克隆的高维表示。制造的原型实现了每编码7.13 nJ，项目内存(IM)密度为2.38 Mb/mm2，并支持现场决策和持续学习，预测每消耗76.44 nJ，训练更新每消耗357.32 nJ为了支持多用户部署，提出了一种自定义的联邦学习(FL)框架，实现了高效的冷启动个性化同时保护设备级别的模型隐私。对生物信号数据集的评估展示了强大的分类准确性——在肌电图(EMG)上达到93.2%，在UCI-HAR上达到96.1%，并通过联合训练获得了高达14.7%的性能提升。
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CTH-CAM：一种基于低温eDRAM的CAM，具有可调汉明距离（1-26）
原标题：CTH-CAM: A Cryogenic eDRAM-Based CAM With 1–26 Tunable Hamming Distance
作者：Jincheng Wang; Yuxin Zhou; Bin Ning; Lintao Lan; Yifei Li; Xufeng Kou
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/24
摘要：低温近似内容寻址存储器(ACAM)提供了一种吸引人的解决方案，允许查询与存储数据之间存在一定差异，该差异通过汉明距离(HD)来衡量。然而，在ACAM设计中，增加字长会缩小相邻高容限水平之间的匹配线(ML)电压间距，从而限制可调高容限范围并降低区分度。为了解决这个问题，我们提出了一种基于低温eDRAM的可调谐高密度CAM（CTH-CAM），用于可靠的大致搜索，并具有较小的ML电压间隔。首先，我们提出了一种低温4T1C单指嵌入式动态随机存取存储器(eDRAM)增益单元，该单元具有两个互补且解耦的比较端口，这使得在近似搜索中能够在较小ML电压间隔下实现宽泛的HD容差范围。其次，我们引入了一种自适应参考电压生成（ARG）方案，该方案复制了由不匹配驱动的ML电压，从而能够在较小的ML电压间隔下实现精细区分。第三，CTH-CAM 支持各种操作，包括内存、近似 BCAM/TCAM 搜索、存储器中的逻辑 (LIM) 和矩阵转置操作，这些操作由低温全摆幅感应放大器 (FSSA) 实现。我们的测试芯片在28纳米CMOS工艺中的测量结果表明，与最先进的设计（1–8可调高清容差范围对于64位字长）相比，CTH-CAM 在77 K下实现了128位字长的1–26可调高清容差范围，同时在整个可调范围内保持$/geq 13$毫伏的电压间隔。此外，在0.9 V和77 K下，它还实现了每比特1.37 fJ的能量消耗。
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一种两步时域逻辑兼容嵌入式闪存计算存储宏用于设备端AI
原标题：A Two-Step Time-Domain Logic-Compatible Embedded-Flash Computing-in-Memory Macro for On-Device AI
作者：Jiho Chun; Byeongseon Choi; Edward Jongyoon Choi; Sohmyung Ha; Ik-Joon Chang; Minkyu Je
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/24
摘要：内存计算(CIM)已成为一种有前景的架构，可以显著降低边缘人工智能(AI)设备中的功耗和延迟。对于电池受限的边缘设备，非易失性存储器(NVMs)是理想选择，因为它们能够在断电的情况下保持神经网络参数，确保设备唤醒后的快速响应时间。然而，在CIM实现中能量效率和计算精度之间的权衡限制了它们支持边缘AI各种计算负载的能力。本文提出了一种具有两步时域计算的逻辑兼容嵌入式闪存宏。所提出的宏通过双电容以乒乓方式运行，能够同时激活最多带有符号权重的128个单元，并实现10位输出精度，具有进一步可扩展分辨率的选择。流水线时间到数字转换架构通过并行执行计算进一步减少了转换延迟，并且片上整流线性单元(ReLU)抑制了负输出的不必要的时间到数字转换，进一步提高了能效。提出的CIM原型使用3位权重、4位激活和10位输出实现了峰值吞吐量为639.38 GOPS和峰值归一化能效为1517.16 TOPS/W，并且测得的矩阵向量乘法(MVM)误差偏差小于1%
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一种节能边缘AI设备用价值混合域计算内存宏(A Valuewise Hybrid-Domain Compute-In-Memory Macro for Energy-Efficient Edge-AI Devices)
原标题：A Valuewise Hybrid-Domain Compute-In-Memory Macro for Energy-Efficient Edge-AI Devices
作者：Yuanzhe Zhao; Yang Wang; Yuheng Wang; Rui P. Martins; Chi-Hang Chan; Shouyi Yin
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/21
摘要：本文介绍了一种值级混合（VWH）计算在内存中的宏（CIM），该宏通过与先前的位级混合方案相比，提高了$1.75\times$ 的混合效率，同时减少了$2.02\times$ 的计算误差。VWH方法对一小部分最重要的值（MSVs）进行精确的数字计算，而绝大多数值则通过有损模拟CIM（ACIM）宏处理以实现高能效。为了最小化延迟并提高ACIM宏的能量效率，引入了一种异构存储器织物(HMF)，它结合了静态随机存取存储器(SRAM)-CIM和动态随机存取存储器(DRAM)-CIM的优势。此外，异步稀疏管理器（ASM）能够根据稀疏性自适应地调整吞吐量和功耗。采用28纳米CMOS工艺制造的原型VWH-CIM宏在四比特模式下实现了470.5 TOPS/W的能量效率，在八比特模式下实现了109.8 TOPS/W，在十二比特模式下实现了48.5 TOPS/W
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一种采用PVT鲁棒型三级级联虚拟供电扩展FIA的500 MS/s 12位流水线-SAR ADC
原标题：A 500-MS/s 12-bit Pipeline-SAR ADC Using a PVT-Robust Triple-Cascoded FIA With Virtual Supply Extension
作者：Michele Rocco; Gabriele Zanoletti; Alessia Ceroni; Giacomo Tombolan; Gabriele Bè; Luca Ricci
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/21
摘要：管道-逐次逼近寄存器(SAR)模数转换器(ADC)扩展了SAR ADC在中等至高分辨率和典型于传统流水线ADC的高带宽下的能源效率和缩放特性。然而，残留放大器（RA）通常是性能和能效瓶颈，尤其是在缩放CMOS工艺中的高速设计中。本工作提出了一种$3 imes$级联浮动反相放大器(FIA)RA，得益于虚拟电源扩展技术，该放大器可在低至1V的供电电压下运行，并且在不需模拟微调、偏置或非线性校准的情况下提供鲁棒的过程、电压和温度(PVT)操作，除了线性增益以外。所提出的放大器集成在一个500-MS/s，12位流水线-SAR ADC中，该ADC采用28-nm CMOS工艺制造。该原型实现了63.4 dB的SNDR和81.0 dBc的SFDR，同时包括片上数字校准在内的功耗为6.64毫瓦，从而获得了169.2 dB的Schreier性能因子。
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具有 bipolar-sampling ADC 和校准引擎的 24 路同步电池监控 IC（精度可达 sub-1-mV）
原标题：A 24-Channel Synchronous Battery Monitoring IC With Bipolar-Sampling ADCs and Calibration Engines for Sub-1-mV Accuracy
作者：Jeongwon Han; Kwang-Seok Oh; Donghyeon Kim; Won-Jong Choi; Seungjun Han; Kyungdam Park
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/21
摘要：本文介绍了一种具有亚毫伏级精度和增强的汇流排故障检测功能的24通道同步电池监控集成电路（BMIC），适用于电动汽车（EVs）。专用高压(HV)双极采样ADC在1毫秒内采样所有24个单元，消除了通道间的延迟。高压双极采样器（HVSPL）结合了主动体偏置和时钟加倍技术，将差分输入范围扩展到−2至+5伏特，使用的是12伏的MOS器件。片上共模电压 ($V_{ ext {CM}}$) 和输入阻抗 ($R_{ ext {IN}}$) 校准引擎补偿由于有限 $R_{ ext {IN}}$ 引起的通道依赖增益变化和偏移。在0.13-μm 120-V BCD工艺中制造的BMIC，在3.5-V标称电池电压下实现了±0.73-mV总测量误差(TME)，并且在−2～+5 V和−40℃～+130℃（涵盖汽车电子协会(AEC)-Q100一级温度范围）范围内，TME保持在±1-mV以内。在室温(RT)条件下，一个1P24S的21700电池电动汽车电池测试展示了每ADC精度达到28.23-μV，并且每个ADC从集成的DC-DC转换器通过84-V电池堆中抽取0.056mA电流。
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一种低抖动分数-N 数字PLL 使用供电不敏感的可变斜率DTC
原标题：A Low Jitter Fractional-NDigital PLL Using a Supply-Insensitive Variable-Slope DTC
作者：Damiano Fagotti; Riccardo Moleri; Michele Rossoni; Daniele Lodi Rizzini; Pietro Salvi; Stefano Gallucci
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/21
摘要：本工作提出了一种分数N型全数字锁相环(PLL)，其特征在于一种供电不敏感的可变斜率数模转换器(SI-VS-DTC)。提出的架构消除了直接频率合成在嘈杂环境中的主要瓶颈——即对DTC供应敏感性——而不牺牲固有的线性度或基线噪声。稳健的背景校准算法被部署以确保技术在工艺、电压和温度(PVT)变化下稳定运行。在28纳米CMOS工艺中实现的原型从一个150兆赫参考时钟合成8.85-10.25吉赫兹的输出，占用有源面积0.28平方毫米，功耗为22.5毫瓦。在DTC供电电压上直接施加10毫伏峰峰值的正弦纹波或6.2微伏均方根宽带噪声时，锁相环保持在8.85吉赫兹接近整数信道处的积分均方根抖动低于69飞秒，并且杂散信号低于−62分贝比。
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一种实现54 fs均方根抖动的31.5–36 GHz低相位噪声数字辅助增益增强电荷共享锁相环
原标题：A 31.5–36-GHz Low-Spur Digitally Assisted Gain-Boosting Charge-Sharing Locking PLL Achieving 54-fs RMS Jitter
作者：Chawin Khongprasongsiri; Sayan Kumar; Patchara Sawakewang; Robert Bogdan Staszewski; Teerachot Siriburanon
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/19
摘要：本文介绍了一种在31.5–36 GHz频段工作的由数字辅助增益提升(GB)电荷共享锁定(CSL)相位锁环(PLL)，该技术实现了记录低的参考 spur 并保持亚60 fs积分抖动。在传统的CSL PLL中，参考相位噪声抑制本质上是通过牺牲环路带宽来实现的，而乒乓CSL (PP-CSL) 方法通常需要复杂的占空比校准。提出的GB-CSL架构引入了一个增益提升环路，该环路使用ADC–DAC残差反馈在数字域放大电荷信息，从而在没有校准开销的情况下打破抖动与带宽之间的权衡。在28纳米CMOS工艺制造的原型实现了33吉赫兹载波下54.6飞秒均方根抖动，−66分贝C参考杂散信号，并且归一化FoM达到−272分贝，同时消耗14.76毫瓦并占用0.73×1.0平方毫米。这些结果超越了最近的毫米波PLL在同时产生的杂散信号和抖动性能方面最先进的水平。
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自校准NPN基温度传感器(±0.05 °C (3σ) 不准确度从−70 °C 至125 °C 和100fJ⋅K2分辨率FoM)
原标题：A Self-Calibrated NPN-Based Temperature Sensor With ±0.05 °C (3σ) Inaccuracy From −70 °C to 125 °C and 100fJ⋅ K2Resolution FoM
作者：Nor G. Toth; Kofi A. A. Makinwa
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/19
摘要：本文介绍了一种CMOS温度传感器，实现了业内领先的能效和精度。基于NPN的前端生成了PTAT和CTAT电流，其比值随后被连续时间(CT)$\Delta \Sigma$调制器数字化，该调制器实现了噪声优化的电流平衡方案，从而最大化传感器的分辨率。为了校正基极电流和器件漏电等当前域误差，前端进行了自校准，使其能够应对工艺、电压和温度变化带来的影响。元件失配和1/f噪声通过斩波和动态元件匹配（DEM）得到缓解，而VBE的分布则通过室温（RT）校准进行修正。传感器采用0.18-$μ$m CMOS工艺实现，并在1.4V供电下消耗1.9~$μ$A电流，占用面积为0.0625mm²。30个样本的测量显示，在从-70℃到125℃的范围内，它实现了±0.05℃ ($3 au $) 的不准确性，使其成为迄今为止报道的最精确的基于BJT的温度传感器。此外，它实现了100fJ·K2的分辨率品质因数（FoM），以及每伏0.004℃的电源灵敏度（PSS），这两者都代表了最先进的水平。
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一种超紧凑系列Doherty功率放大器带有单印迹输出合成器用于Ku波段FR3
原标题：An Ultra-Compact Series Doherty Power Amplifier With a Single-Footprint Output Combiner for Ku-Band FR3
作者：Jinglong Xu; Tzu-Yuan Huang; Mohamed Eleraky; Islam A. Tolaib; Basem Abdelaziz Abdelmagid; Hua Wang
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/19
摘要：本文介绍了一种采用22纳米CMOS全耗尽绝缘体上硅技术实现的超紧凑系列多哈蒂功率放大器，具有单片输出合成器（single-footprint output combiner）。定量建模和分析提供了确定耦合因子$k$的条件，在该条件下单个变压器可以实际作为阻抗逆变器工作。此分析能够实现一种被动网络转换，利用串联Doherty合成器内在的互换性，将整个输出网络简化为单一电磁结构。此外，引入了一种不对称的负载拉拔策略，将功率附加效率峰值移向高概率的减幅范围，从而在调制波形下提高平均效率。该原型功率放大器仅占用紧凑的核心区域面积0.217平方毫米，并实现了高达25.3分贝毫瓦的高饱和输出功率以及每平方毫米1.56瓦的优异功率密度，同时在6分贝回退下保持了高达29.7%的功率附加效率。它还展示了宽带调制能力，支持3-GHz QPSK和2-GHz 64-QAM信号。
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一种节能实时多模端到端驾驶处理器，具有稀疏自适应异构核心编排（Sparsity-Adaptive Heterogeneous Core Orchestration）
原标题：An Energy-Efficient Real-Time Multi-Modal End-to-End Driving Processor With Sparsity-Adaptive Heterogeneous Core Orchestration
作者：Jueun Jung; Sangho Lee; Junghyun Yoo; Ghangmin Yun; Minsoo Seo; Jeongho Nam
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/18
摘要：最近在端到端驾驶（EED）模型方面取得的进展通过将多模态传感器输入整合到统一的CNN-变压器-时间（CTT）架构中显著提高了自动驾驶性能。然而，在新兴的移动机器人平台上部署这些模型仍然具有挑战性，原因是存在两个主要的硬件瓶颈：层间稀疏度剧烈波动导致的严重吞吐量下降以及由于时间注意力（TA）引起的时间访问过多内存。本文介绍了ABNP，一种节能且实时的多模态EED处理器，通过稀疏自适应异构核心编排和内存高效的TA解决了吞吐量和内存瓶颈问题，具有四个关键硬件特性：1）一个基于过去-未来的稀疏性推理单元（SRU），用于预测并生成激活稀疏性，使工作负载调度能够主动最大化所有层中的稀疏性利用；2）一种灵活的稀疏-密集异构架构，能够在各种稀疏条件下动态重构计算资源以最大限度地提高核心利用率；3）一个分段聚合网络（SAN），实现了硬件高效的动态多核聚合；4）一个长短期记忆单元（LSTMU），通过重新组织数据流并通过TA流水线（TAP）逐步进行内存修剪来最小化外部内存访问（EMA）以实现TA。在28纳米CMOS工艺制造并在闭环驾驶平台上评估后，ABNP实现了每帧处理时间为96.9毫秒和能耗为71.3毫焦耳，展示了实时EED，并且其吞吐量比最先进的驱动SoC高2.67倍，而能量消耗低218倍。
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一种具有固有平衡配对的片上交错电感变换器用于晶圆级计算系统，该变换器可实现6A至93.8%峰值效率从5V到亚1V
原标题：A 6-A 93.8%-Peak-Efficiency 5-V-to-Sub-1-V Segment-Interlaced SC-Parallel-Inductor Converter Featuring Inherently Balanced Ganging for Wafer-Scale Computing System
作者：Xuliang Wang; Xuchen Men; Zhoutong Liu; Wing-Hung Ki; Jin Wei; Yan Wang
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/18
摘要：提出了一种交错级联开关电容并联电感(SI-SCPL)转换器，用于为晶圆级计算系统供电，并适应不平衡的负载电流分布。得益于所有开关状态下四路径操作的优势，所提出的段交织(SI)-SCPL在广泛的控制占空比(D)范围内实现了电感电流的连续减小。此外，对称功率段操作在没有复杂的主动平衡控制的情况下减轻了电感电流不平衡。为了应对非均匀供电的挑战，开发了一个全面的分析模型来量化空间负载不对称对系统效率和稳定性的影响。在65-nm FCCSP CMOS工艺中制造的提议的SI-SCPL成功地将电压下冲限制在了69.7毫伏以内，针对的是一个2.5-A切换负载。它在大约1 A时达到93%的峰值效率，并在6 A时保持76.5%。与现有技术的双电感混合转换器设计相比，它分别实现了峰值输出电流提高33%，平面电流密度提高28%。
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MTDiff：一种多任务扩散加速器，具有带宽感知的内存分区和高效的数字计算内存储
原标题：MTDiff: A Multi-Task Diffusion Accelerator With Bandwidth-Aware Memory Partition and Efficient Digital Compute-in-Memory
作者：Jiaqi Zhou; Yiqi Jing; Yiyang Sun; Siyuan He; Le Ye; Tianyu Jia
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/14
摘要：最初应用于图像合成，扩散模型由于其优越的生成质量迅速扩展到各种内容生成任务中，例如三维场景重建和视频生成。根据我们的观察，扩散模型各层之间不平衡的操作强度导致了由于带宽优化不足而硬件利用率次优。此外，新兴的三维和视频生成任务需要计算密集型的多视角一致性操作以确保视角和帧之间的平滑过渡。在这项工作中，我们介绍了MTDiff，这是一种多任务扩散加速器，具有三个关键创新：1）一种动态带宽感知内存分区方案，优化了硬件利用率并减少了对外部内存的访问；2）一个高效的位线（BL）分割计算存储在内存（CIM）宏以及一个重用感知权重更新调度器；和3）分层多帧一致性管理（MFCM），跳过了帧级和像素级的冗余操作以提高计算效率。采用22纳米工艺实现的MTDiff加速器在各种生成任务中实现了49.74–60.81 TFLOPS/W的系统效率。它提供了比先前的最佳技术（SOTA）扩散加速器高1.4倍的性能改进和1.52倍的系统能效提升。
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八通道，每通道42Gb/s单端PAM-4发送器，带有基于ZQ的FFE和PAM-4最低有效位DBI编码用于内存接口
原标题：An Eight-Channel, 42-Gb/s/Channel Single-Ended PAM-4 Transmitter With a ZQ-Based FFE and PAM-4 LSB DBI Encoding for Memory Interfaces
作者：Yonghwa Kwon; Geunyoung You; Yunseong Jo; Hyuntae Kim; Young Choi; Jaewoo Park
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/14
摘要：本文介绍了一种用于下一代伪开漏（POD）终止内存接口的高带宽八通道单端四级脉冲幅度调制（PAM-4）发射机。为了减少POD终结中的功耗，实现了一种PAM-4最低有效位（LSB）数据总线反转（DBI）编码方案，并将其与先前的PAM-4编码方案进行了比较。基于终止功率的理论分析，PAM-4 LSB DBI 编码实现了与先前方案相当的终止功率节省，同时通过简化DBI标志通道减少了整体系统功耗。一系列电阻屏蔽的源串联终端(SST)驱动器通过将上拉和下拉段的寄生电容与输出节点隔离来提高输出带宽。一个基于ZQ的四抽头前馈均衡器(FFE)提供了精细的系数控制以用少量驱动段缓解符号间干扰(ISI)此外，发射机支持两种可选的FFE模式（高ISI模式和低ISI模式），以在不同的信道条件下优化功耗。对剩余的接点段进行ZQ校准可补偿阻抗不匹配，并改善电平不匹配比(RLM)。一个八通道原型在28纳米CMOS工艺中制造，每通道占用面积为0.0222 mm²ZQ 校准确保最小的 RLM 为 0.985。在多通道操作下，发射机实现了每通道42Gb/s的数据速率，在最坏情况下的通道损耗为−4.41dB，能效为1.2pJ/bit（不包括全局时钟路径）。
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一种应力和温度补偿的TMR电流传感器（灵敏度变化±0.13％）
原标题：A Stress- and Temperature-Compensated TMR Current Sensor With ±0.13% Sensitivity Variation
作者：Tianxiang Qu; Nan Wang; Zuo Zhang; Longxi Xiang; Ting Yi; Zhiliang Hong
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/14
摘要：本文介绍了一种高精度的基于隧道磁电阻(TMR)的非接触电流传感器，具有增强的灵敏度漂移免疫力。一个背景灵敏度稳定回路(SSL)连续调节TMR偏置电压以补偿内在灵敏度变化。通过这种闭环调节，TMR传感器由于温度、机械应力以及任意环境扰动引起的灵敏度漂移可以得到显著抑制，剩余的灵敏度变化主要由片上参考电流决定。此参考电流通过分段曲率校正来最小化其温度依赖性，而片上应力传感器进一步通过数字补偿减轻封装引起的灵敏度漂移。这些技术共同使TMR传感器具有较强的热和封装应力变化的鲁棒性。使用外部TMR桥评估，原型在从${-}40~{^{m o}}$C到$120~{^{m o}}$C的温度范围内实现了±0.13％的灵敏度变化。LLM_ERROR] LLM_JSON_PARSE_ERROR基于 ΔΣ 的偏置校正 DAC 在高输入阻抗仪表放大器 (IA) 中将 TMR 桥式直流偏置从 48 mV 减少到 6 ε V，同时保持整体动态范围 (DR) 为 82 dB 和输入引荐噪声 (IRN) 为 4.7 ε Vrms (BW ${=}$ 20 kHz)。
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一种混合信号SAT求解器用于探索模拟计算中的非理想效应和可扩展性
原标题：A Mixed-Signal SAT Solver for Exploring Nonideal Effects and Scalability in Analog Computation
作者：Ahmet Yusuf Salim; Soner Seçkiner; Eslam Elmitwalli; Zeljko Ignjatovic; Selçuk Köse
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/14
摘要：近年来，人们对定制的和受自然启发的计算方法的兴趣日益增加，这些方法用于解决计算上具有挑战性的组合优化问题。布尔可满足性(SAT)，一个典型的非确定性多项式(NP)完全问题，由于其在人工智能、密码学和形式验证中的广泛应用而一直备受关注。本文介绍了一种自定义的混合信号硬件SAT求解器，该求解器将三SAT实例的成本函数映射到一个电流耦合计算节点阵列上。该系统在采用集成扰动机制以逃离局部最小值的同时逐步最小化成本函数。所提出的架构采用标准的65-nm CMOS技术实现并进行了实验评估。模拟计算领域中的一个核心开放性问题是，在固有非理想因素下类比和混合信号架构的可扩展性。除了证明功能正确性之外，本工作系统地描述了模拟计算固有的偏差的影响，包括耦合强度失配和节点阈值变化。测量结果表明求解器性能对随机失配高度敏感，而对阈值变化不甚敏感。这些效果通过受控实验进一步阐明，例如随机子句洗牌(random clause shuffling)、选择性样本修剪(selective sample pruning)和自动清零(autozeroing)，为可扩展的模拟和混合信号优化加速器提供设计指导。实验结果表明，制造的集成电路在统一随机的SATLIB基准测试实例中实现了每例$9.75~\mu $s的中位数解题时间和118nJ的中位数能耗。
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无参考的全数字下垂检测和缓解电路采用28纳米CMOS中的共享双模式延时线
原标题：A Reference-Less All-Digital Droop Detection and Mitigation Circuit Using a Shared Dual-Mode Delay Line in 28-nm CMOS
作者：Minyoung Kang; Sunghoon Kim; Youngmin Park; Sangsu Jeong; Dongsuk Jeon
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/14
摘要：由于现代高性能片上系统（SoCs）中大而快速的电流消耗导致的供电电压波动，即供电电压（${V} {_{\text {DD}}}$）下降，可能会引起关键时序违规和功能故障。本文介绍了一种利用共享双模式延时线（SDMDL）的全数字、无参考下倾检测和缓解电路。所提出的电路将基于时间-数字转换器(TDC)的下垂检测器和基于数字控制振荡器(DCO)的下垂缓解器集成到SDMDL中，从而实现直接基于比例的频率降低。此外，采用了一个时域无毛刺恢复电路（GFRC），通过相位对齐保证从DCO到输入时钟的无缝时钟源切换，在恢复阶段防止定时违规。在28纳米CMOS工艺制造的该设计展示了仅半个时钟周期的下垂缓解延迟和60％的频率减小范围，并具有2.5％的精细分辨率。此外，与现有技术相比，在15%${V}_{ ext{DD}}$下降的情况下，该设计实现了14.8%的最大${V}_{ ext{min}}$降低和42.9%的吞吐量提升，并且消耗了7.11毫瓦，占用面积为0.0131平方毫米。
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−102.2-db 总谐波失真加噪声 92% 效率 1.08-mw 待机功率 数字输入 D 类放大器 带有 功率自适应 技术 和 双沿 脉宽调整 调制
原标题：A −102.2-dB THD+N 92% Efficiency 1.08-mW Idle Power Digital-Input Class-D Amplifier With Power-Adaptive Techniques and Dual-Edge Pulse Width Adjustment Modulation
作者：Miao Zhang; Huajun Zhang; Domenico Maria Lombardo; Qinwen Fan
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/13
摘要：便携式音频设备，如真正的无线立体声(TWS)耳机和助听器，越来越依赖于数字输入放大器来在消耗最少功率的情况下提供高质量的声音。本文介绍了一种数字输入的无滤波器D类放大器(CDA)，该放大器同时实现了低噪声、低总谐波失真加噪声(THD+N)和低空载功耗，并且优化了小信号功率效率。该设计采用了三种关键技术：一种功率自适应的三级主电流导向数模转换器（M-IDAC），一个辅助IDAC（A-IDAC），以及一种节能型双沿脉宽调整（DE-PWA）调制器。采用标准的180-nm CMOS工艺制造的原型机，在1.8-V电源下消耗1.08 mW的空闲功率，并实现了117.8-dB动态范围（DR）。它在1千赫兹信号下提供−102.2dB的峰值THD+N，并达到92%的峰值效率。
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用于可穿戴生物医学应用的采用单个电感链路的13.56兆赫无线电源和同步全双工数据收发器IC
原标题：A 13.56-MHz Wireless Power and Synchronized Full-Duplex Data Transceiver IC Using a Single Inductive Link for Wearable Biomedical Applications
作者：Junhyuck Lee; Yemin Kim; Dongrim Kim; Jaejun Kil; Woobin Hyung; Byunghun Lee
期刊：IEEE Journal of Solid-State Circuits
出版时间：2026/08/13
摘要：本文提出了一种使用单个电感链路的13.56兆赫无线电源和同步全双工数据收发器（WPSFDT）IC，适用于紧凑型可穿戴和生物医学系统。传统的全双工(FD)数据遥测系统受限于使用额外的天线或外部LC网络在不同的频段创建数据通道，这增加了系统的复杂性和功耗。相反，所提出的WPSFDT系统通过利用发射机(TX)和接收机(RX)同步(TRXS)，实现了无需额外组件的频域数据遥测，该同步方式使TX和RX始终在同一频率上保持同步。提出的WPSFDT通过使用可重构收发器架构将TX和RX功能集成到单个芯片中，显著减小了系统尺寸和复杂性。对于下行链路，该系统采用停顿持续时间移频键控(ODSK)，这确保了无论数据速率如何，都能通过预定的停顿持续时间提供稳定的功率传输。对于上行链路，它利用短脉冲负载移频键控（SP-LSK）来最小化功率传输损耗，使用SP-LSK信号。此外，信封保持方案有效地缓解了上行数据传输引起的自干扰(SI)，从而实现了稳健的全双工数据遥测。提出的WPSFDT集成电路采用180-nm BCD工艺制造，芯片尺寸为$2.4\times 1.9$毫米²。该系统实现了高达400 kb/s的双向数据速率。该新型WPSFDT系统有望通过在单一电感链路上实现同步FD数据遥测（无需额外组件），促进可穿戴及生物医学应用领域的进步，这些领域需要稳健且高速的双向数据遥测。
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