近日，华为半导体业务部总裁何庭波关于“韬定律”的论文迎来重要更新。此次更新重点回应了 LogicFolding（逻辑折叠）技术备受关注的功耗与发热问题，并首次披露了麒麟 2026 芯片的多项实测数据。
传统观点认为，垂直堆叠有源晶体管会提升单位面积功率密度和发热量，但麒麟 2026 的实测结果打破了这一认知。
数据显示，麒麟 2026 在晶体管密度提升 55% 的同时，在同等性能条件下，NPU 功耗降低 66%、GPU 降低 58%、CPU 性能核降低 41%。
LogicFolding 技术突破：密度跃升与功耗双降
麒麟 2026 是首款采用 LogicFolding 技术的移动 SoC。其晶体管密度从上一代的约 1.55 亿颗/mm²提升至 2.38 亿颗/mm²，单代增幅达 55%。这一提升幅度相当于传统几何微缩工艺连续三年的累积成果。
在功耗表现上，LogicFolding 优势显著：
- NPU：在维持 29 TOPS 算力且性能与麒麟 9030 Pro 持平时，运行频率降低 63%，电压从 0.85V 降至 0.55V，最终功耗下降 66%，功率密度下降 73%。
- GPU：在同为 61 FPS 的条件下，工作电压比麒麟 9030 Pro 低 200mV，功耗下降 58%。
- CPU：在 HNX 测试中，以低 9% 的频率和低 200mV 的电压达到前代相同性能，功耗降低 41%。
若追求极限性能，该技术同样能释放更高上限。测试显示，在 Turbo 模式下，麒麟 2026 的 NPU 最高算力达 70 TOPS（提升 141%），GPU 帧率最高提升 42%，CPU 性能最高提升 18%。
技术原理：缩短信号路径以降低能耗
针对“密度提升为何功耗反降”的疑问，何庭波指出，现代芯片的主要能耗源于数据和信号的内部传输，而非晶体管计算本身。
LogicFolding 将平面上长距离的走线折叠为层间短距离垂直连接，显著缩短了信号传输路径，从而降低互连电容和能耗。
实测数据显示，折叠后典型核心布线长度减少 20%，部分关键路径缩短高达 70%；某处理模块的时钟布线缩短 28%，时钟缓冲器数量从 4.36 万个降至 1.9 万个。
工艺方面，麒麟 2026 采用 1.5μm 混合键合间距，拥有约 5000 万个垂直互连。论文进一步透露，麒麟 2027 实测硅片已将混合键合间距缩小至 1μm，垂直互连超 1 亿个；未来三年计划缩小至 720nm，实现超 2 亿个垂直互连。
应用策略与未来展望
论文强调，堆叠芯片并非天然省电。麒麟 2026 的低功耗得益于华为选择将 LogicFolding 带来的性能余量用于降低电压；若全力追求性能，其功率密度可能超过前代。目前该技术主要应用于关键路径的选择性折叠，并配合热感知布局以避免高发热模块叠加。
数据显示，麒麟 2026 CPU 性能核频率已达 3.1GHz。未来 3-5 年，LogicFolding 有望推动麒麟 CPU 核心频率迈向 5GHz 甚至更高。
韬定律 V2 发布：量化数据揭示迭代路线
今年 7 月，何庭波发布了“韬定律”V2 版本（面向多层级电子系统的时间缩微理论）。相比 5 月的 V1 版本，新版补充了大量工程实操细节、实测量化数据及产品演进路线，完善了以后摩尔时代为核心的缩放理论体系。
V2 版本最受关注的是新增了多代芯片量产实测数据表，首次以半官方形式公开了麒麟 2026 至 2029 系列处理器的主频、核心面积与功率密度等关键参数。
麒麟芯片迭代路线图
目前麒麟序列中性能最强的消费级处理器为麒麟 9030 Pro，采用 9 核 14 线程架构（1 个 2.75GHz 超大核+4 个 2.27GHz 大核 +4 个 1.72GHz 小核），集成马良 935 GPU。
对比公开参数，后续四代处理器主频将依次提升至 3.1GHz、3.39GHz、3.71GHz 和 4GHz，性能爬坡幅度远超行业预期。
进度方面，麒麟 2026 和 2027 已完成流片，进入硅片实测验证阶段，距量产发布仅一步之遥；麒麟 2028 和 2029 已完成架构设计，进入流片前最终验证阶段。
依托新理论体系，麒麟 2026 主频较前代一次性提升 0.35GHz，而过去三年三代产品的总提升幅度仅为 0.15GHz，新技术路径增益惊人。
能效与成本的双重优化
在同等性能输出下，麒麟 2026 归一化功耗为 0.59，整体功耗较麒麟 9030 Pro 降低 41%，核心工作电压从 1.1V 降至 0.9V。结合 LogicFolding 架构，开关损耗大幅下降，显著提升了终端续航能力。
此外，麒麟 2026 归一化面积仅为 0.625，核心区域面积为前代平面工艺芯片的 62.5%，集成度提升 37.5%。
更小的芯片尺寸有利于整机内部堆叠，在为电池和其他模组腾出空间的同时，有效降低了单颗芯片的晶圆制造成本，进一步拉低了终端产品的量产门槛。
