High-NA EUV上产线，先进制程先算吞吐账- 大数跨境

半导体产业报告

2026-09-03

导读：光刻继续缩，High-NA EUV先把一台扫描机变成一笔制造账。

光刻微缩进程持续，High-NA EUV 技术正将单纯的设备升级转化为复杂的制造成本账。尽管仍沿用 13.5nm 波长光源，但 High-NA 通过将数值孔径（NA）从 0.33 提升至 0.55，将分辨率从约 13nm 压缩至 8nm。面对先进逻辑芯片金属线、通孔及 DRAM 接触孔日益密集的制程需求，低 NA EUV 若依赖多重曝光将面临掩模、刻蚀、套刻误差及缺陷率激增的挑战。High-NA 凭借更高对比度替代部分重复曝光步骤，但也带来了半场曝光导致的吞吐量下降与拼接难题。

0.55 NA：图形微缩与光学系统重型化

High-NA 首先革新了光路设计。NA 值升至 0.55 后，镜组能捕捉更大角度的衍射光，显著锐化晶圆表面的空中像，从而有效抑制局部关键尺寸（CD）波动和随机缺陷。

针对大入射角导致的掩模反射率下降问题，ASML 在 EXE 平台采用了非等倍投影方案：一个方向缩小 4 倍，另一方向缩小 8 倍。此举在维持现有 6 英寸×6 英寸掩模生态的同时，将晶圆曝光场尺寸从约 26×33mm 压缩至 26×16.5mm。

光学系统的升级也推高了设备体量。High-NA 投影光学系统包含超 4 万个零件，重约 12 吨，体积与重量约为低 NA EUV 的 7 倍；照明系统重约 6 吨，是前代的 4 倍。高分辨率的代价是设备、安装及维护复杂度的显著提升。

半场曝光：吞吐量挑战与技术补偿

曝光场减半意味着同一片晶圆需扫描更多位置。小芯片可复用同一张掩模，但大型逻辑芯片一旦超出半场范围，必须拆分为 A、B 两块掩模并在晶圆上进行边界拼接。由此产生的吞吐量损失源于 EXE 光学结构，仅靠工艺调优难以完全弥补。

ASML 采取多项措施挽回效率：晶圆台加速度提升至 8g（约为 NXE 的 2 倍），掩模台提升至 32g（约为 NXE 的 4 倍）；利用更高成像对比度降低单次曝光剂量；光源功率持续攀升，路线图规划了 740W 和 1000W 节点，未来柔性照明器还将把系统透过率提升约 1.4 倍。

性能数据显示，EXE:5200B 在 AA 模式下吞吐量为 175 WpH，AB 拼接模式下为 135 WpH；后续 EXE:5400E 目标分别为至少 210 WpH 和 180 WpH。与此同时，低 NA 路线也从 NXE:3600D 的 220 WpH 向 300-330 WpH 演进。High-NA 的竞争优势不仅在于扫描速度，更在于综合计算减少的掩模、刻蚀及返工成本后的整体效益。

大逻辑芯片面临拼接，DRAM 减轻负担

GPU、CPU 等大尺寸 Die 更易触及半场边界。H100、B100 等芯片尺寸已接近 33×26mm²的物理掩模极限，而 High-NA 将单次场尺寸压缩至 16.5×26mm²。大 Die 必须在布局、布线及套刻误差控制上适应拼接设计，确保边界处金属线、通孔及关键尺寸不中断。

多数 DRAM Die 可容纳于半场之内，仅需增加晶圆扫描次数，无需切割芯片并重新拼接。成本模型印证了这一差异：2025 年，AA 模式下单次 High-NA 曝光设备成本约为低 NA 的 2.4 倍，AB 模式约为 3.1 倍；预计到 2030 年，两者分别降至 1.9 倍和 2.1 倍。

导入节奏因此分化：Intel 已在 18A 部分层应用 High-NA；DRAM 的 1d 节点预计于 2027 年前后落地，SK hynix 和三星进度更快；三星逻辑和台积电的大规模导入则推迟至接近 2030 年的 A10 级节点。逻辑厂商虽需 High-NA，但大 Die 的拼接、吞吐及成本优化仍需时间磨合。

单次曝光替代多重图形化流程

High-NA 的经济性核心在于简化步骤。若某一层图形原需低 NA EUV 进行两到三次曝光，叠加刻蚀、修整和清洗，其成本远超单纯比较扫描机单价。每增加一次掩模，便多引入一次套刻误差、缺陷风险及等待时间。

数据对比揭示了显著差距：

逻辑通孔：在 36nm pitch、18nm 孔径场景中，低 NA 需 250mJ/cm²剂量，吞吐仅 52 WpH 且出现接触孔变形；High-NA 将剂量降至 77mJ/cm²，吞吐提升至 136 WpH。
DRAM 接触孔：在 P40 到 P28 范围内，High-NA 在 45-53mJ/cm²剂量下实现 1.4-2.3nm LCDU；低 NA 在 63-73mJ/cm²剂量下仅能达到 2.4-3.6nm，P30 时已出现变形或缺孔。

DRAM 案例更为直观：15nm 接触孔原本需两次低 NA EUV 加一次 DUV 曝光，High-NA 单次曝光即可替代这三步，成本下降约 30%；至 0a 量产口径，相对低 NA 多重图形化的成本降幅可达 35%。此外，光刻胶与掩模需同步演进：CAR 服务于部分应用，MOR 已展示 10nm 线/间距能力；若采用 6 英寸×12 英寸掩模，写版、检测、保护膜及搬运设备均需更新。

结语：微缩持续，制造账本精细化

High-NA 推动光刻技术从“能否印得更小”转向“如何以更少步骤、更低缺陷、更短周期实现量产”。DRAM 因小 Die 避开拼接难题而率先受益；逻辑芯片随后跟进，需待吞吐量、拼接技术及大 Die 设计规则进一步成熟。随着先进制程深入，光刻机、光刻胶、掩模及版图设计将被纳入统一的成本模型中统筹计算，任一环节滞后都将阻碍 8nm 级分辨率转化为稳定产出。

【声明】内容源于网络

半导体产业报告

1234

内容 595

粉丝 1

半导体产业报告 1234

总阅读31.8k

粉丝1

内容595