三星：HBM base die开始接住GPU旁边的工作- 大数跨境

半导体产业报告

2026-09-01

导读：HBM带宽冲到TB/s之后，底下那片base die先被推到台前。

随着 HBM 带宽突破 TB/s 量级，位于堆叠底部的 Base die（基础裸片）正成为技术演进的关键焦点。每颗 HBM 由多层 Core die（核心裸片）与一片 Base die 构成：Core die 负责 DRAM 阵列存储，Base die 则承担 PHY、TSV 通道、测试及访问路径功能。三星将技术压力聚焦于 Base die：在追求更高带宽的同时，TSV 数量、凸点间距、PHY 面积、供电及散热等挑战均汇聚于此。若 Base die 仅停留在连线功能层面，GPU 旁的封装面积与功耗将面临严峻瓶颈。

01 | 4nm 逻辑工艺率先降低 B-die 功耗

HBM 通过 1-2K 个 I/O（单通道 8-16Gbps）将单颗带宽推至 1-5TB/s，容量则依靠 4 至 16 层 Core die 堆叠实现 30-60GB。带宽持续攀升要求 Base die 承载更多 PHY I/O 与 TSV 连接。

三星在 HBM4 中将 Core die 推进至 D1c 工艺，而 Base die 则采用 4nm 逻辑工艺。此举首要目标是优化功耗：尽管 MPGA 功耗上升且单比特能耗改善有限，但逻辑工艺能缩短 TSV 至 PHY 的中继链路，有效压低功耗与延迟，并缩小 Base die 与 xPU SoC 之间的工艺代差。

带宽扩展主要受制于三大瓶颈：

TSV 数量增加导致 Pitch 收缩，挤压堆叠与封装窗口；
Base die 内 PHY I/O 数量需增多且速度需提升；
MPGA 通道延长后，面积、功耗及信号完整性压力集中于封装端。

一旦 Base die 采用先进逻辑工艺，便具备了 SoC 化的演进空间。

02 | PHY 小型化释放面积，热量集中于 B-die

标准 HBM4 的 Base die 中，PHY 占据主要面积。cHBM 利用先进逻辑工艺构建 D2D 接口替代传统 HBM PHY，大幅缩小接口区，将腾出的硅面积返还给 xPU 侧。数据显示，标准 HBM4 的 B-die 尺寸约为 11mm×12.8mm，其中 PHY 区域超 8mm×4mm；而 cHBM4 将 D2D 区域压缩至 8.5mm×1.5mm，通道深度从 5.5mm 缩减至约 2mm。

面积虽得以释放，但热管理挑战依旧严峻。短通道虽降低了 pJ/b，却使单位面积功率密度剧增。HBM5 一代的 I/O 速度目标超 28Gbps（为 sHBM4E 的两倍），对应 PHY 功率密度将从约 0.5W/mm²飙升至超 2.0W/mm²。接口变窄反而更易形成局部热点。

Heat Path Block（HPB）旨在为热点提供散热出口。三星将 cHBM4 的经验延伸至高功率密度 PHY，当 HPB 覆盖率超 50% 时，峰值温度可降低超 35%。随着 Base die 承担更多逻辑功能，封装结构需同步革新，仅靠工艺微缩已不足以应对。

03 | 控制器与修复资源下沉至 Base die

PHY 小型化后，Base die 腾出的空间首先用于集成内存控制器。传统 HBM 的控制功能主要由 xPU SoC 承担，而 cHBM 将 Memory Controller 移至 B-die，从而减轻 GPU 的存储控制逻辑负担。三星表示，传统 HBM MC 正逐步移植至 cHBM，热开销处于可控范围。

控制器贴近 DRAM 后，修复机制也随之升级。传统 Core die 依赖行列备用资源，而 cHBM 将 SRAM 修复资源置入 B-die，由 Memory Controller 解码失效地址并重定向访问，多通道可共享修复容量。坏点处理精确到 cell 级别，良率保障不再单纯依赖行列备用。

RAS（可靠性、可用性、可维护性）与测试功能亦同步下沉。B-die 内部集成温度、电压、工艺及老化传感器进行高速遥测，并增加 OD-ATE/PGEN 等片上自测电路以提升覆盖率。随着 HBM 堆叠层数增加，工厂需更精准地掌握每一层、每一通道及接口的可测性与可修复性。

04 | 容量扩展与近存计算填充 B-die

AI 推理语境下，KV cache 持续占用显存，领先模型的上下文窗口年增长率约 30%，迫使 AI SoC 寻求更靠近计算单元的数据存储方案。

Base die 外沿可连接外部存储。cHBM 在 B-die 中部署专用 PHY 和控制器，通过外侧 shoreline 连接扩展内存，避免数据绕经 PCIe 长路径。扩容需求被拉回 HBM 附近，带宽与时延由 B-die 接口直接承接。

Processing Element（PE）进入 B-die 后，可实现近数据处理，减少 D2D 接口数据搬运，进而降低功耗与热负荷。然而代价显著：B-die 面积有限，PE 的引入将进一步推高局部功率密度，散热系统需同时兼顾 xPU 与 HBM 堆叠。

计算单元近存化虽减少了数据搬运，但每植入一块逻辑，B-die 均需重新规划面积分配与热管理策略。

05 | zHBM 重塑接口：从平面走向垂直

zHBM 将 xPU、interlayer 与 Core die 沿垂直方向堆叠，传统 2.5D interposer 不再是主路径。分布式 I/O 缩短了数据传输距离，削弱了 HBM PHY 或 D2D 等平面接口需求，SERDES、数据对齐及 DQ 开销随之减少。

据三星估算，相较于 HBM4，zHBM 可将 I/O 功耗降低约 70%。以 1200W GPU 搭配 4 颗 HBM 封装为例，系统可节省约 100W（约占功率余量的 8.3%），DRAM 带宽标注提升达 230%。需注意，这 100W 余量基于接口功耗假设，工程落地仍需跨越封装、散热及验证等多重关卡。

Wafer-on-Wafer 与 Hybrid Copper Bonding 技术提供了超高 I/O 密度，但也要求 SoC 与 DRAM 团队共用设计、DFT、时序收敛、sign-off 及 SI/PI/PV 验证流程。内存与逻辑贴合越紧密，验证边界越模糊，协同难度越大。

结语 | HBM 底座迈向逻辑芯片化

过去，HBM 隐匿于堆叠底部完成连接、测试与访问。随着先进逻辑工艺引入 B-die，这片底座开始承载 PHY 小型化、控制器下沉、SRAM 修复、遥测自测、外部内存扩展及近存计算等多重功能。它在为 xPU 腾挪面积的同时，也带来了新的热点、验证难题及封装协同挑战。未来 HBM 的演进，意味着内存厂商交付的将不仅是 DRAM 堆叠，更是一片能与 GPU 高效协同工作的逻辑底座。

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