DRAM缩微推向High-NA，美光先盯住掩模和吞吐损失- 大数跨境

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DRAM缩微推向High-NA，美光先盯住掩模和吞吐损失

半导体产业报告

2026-08-31

导读：DRAM光刻走到10nm附近后，省掉工艺步骤只算了半本账，剩下半本落在随机噪声、拼接和掩模成本上。

DRAM 光刻工艺推进至 10nm 节点附近，单纯减少工艺步骤仅计算了部分成本，随机噪声、图形拼接及掩模成本构成了另一半关键账目。

作为手机、PC、服务器及 AI 系统的核心主存，DRAM 需在容量提升的同时持续压低单比特成本。ArF 多重图形化技术延续了平面 DRAM 的发展，EUV 技术减少了工艺步骤，而 High-NA EUV 则瞄准关键层的半间距收缩。然而，减少曝光次数后，线宽粗糙度、位置误差、半场曝光限制及大尺寸掩模成本等新挑战，正在重新抵消部分技术收益。

DRAM 缩微的三条光刻路径

DRAM 成本下降依赖于比特密度的提升。阵列有源区半间距已从 2014 年的 20nm 以上压缩至 1γ节点附近，历史线性缩小幅度约为 10% 至 15%。若按约9% linear shrink推演，节点演进将延续至 2035 年。

1γ节点之后，DRAM 缩微分化为三条路径：Planar DRAM 继续二维缩微，4F2 Vertical 致力于单元高密度排列，3D-DRAM 则向垂直方向堆叠结构。单一图形缩小策略已失效，光刻工艺需适配这三种不同的结构演变。

Pattern multiplication 技术利用成熟浸没式光刻推进节点，但每次多重图形化都会增加工艺步骤、叠对误差及成本。EUV 技术则以更少步骤完成同等图形，简化设计规则对版图的制约。

在 DUV 流程中，堆叠、曝光、刻蚀、Spacer 形成及二次曝光等环节连续出现；EUV 则将部分图形整合为更短流程，消除了易累积误差的制造步骤。

EUV 简化步骤与随机性挑战

随着 DRAM 电容持续缩小，其结构已脱离平面图形范畴。相比哈利法塔 5:1 的高宽比，DRAM 电容的高宽比已达40:1 至 60:1。孔洞排布的微小偏差将导致深孔刻蚀、填充及接触环节良率受损。

在此类高深宽比结构中，CD 均匀性（CD uniformity）和图形放置误差（PPE）直接决定电容阵列的接触质量。边缘放置误差（EPE）由全局套刻误差、局部 PPE 及局部 CDU 共同构成；节点进一步缩小后，局部误差足以将原本可用的电容阵列推向失效边界。

EUV 工艺自身亦引入统计波动。密集线条变异由多类误差组成：线宽粗糙度（LWR）占比高达73%，晶圆内变异占 15%，特征级 CDU 占 7%，场级 CDU 占 3%，晶圆间变异仅占 2%。全局均匀性贡献有限，局部线宽粗糙度持续侵蚀制程窗口。

减少图形化步骤虽可降低叠加误差，但每一次 EUV 曝光本身也需承担随机性成本。

曲线掩模：扩大窗口与计算成本

传统曼哈顿式掩模将图形拆解为横平竖直的边，虽降低了制造与计算负担，但在 DRAM 关键层持续收缩背景下，这种直角近似限制了工艺窗口。曲线掩模通过贴合光学成像形状优化边界，提升归一化图像对数斜率（NILS）、降低局部 CD 均匀性（LCDU），使工艺窗口扩大至2 倍。

代价转移至掩模端。曲线图形增加了计算负载，且需依赖多电子束掩模写入器（multi-beam mask writer）。DRAM 掩模需适应多层产品迭代及良率爬坡，计算时间、写版能力及掩模厂节拍均被纳入真实制造成本考量。

曲线掩模在掩模端同时呈现收益与代价：

图形贴合光学成像需求，显著提升 NILS、LCDU 及工艺窗口。
掩模数据量与写版复杂度上升，产线需预留计算资源及多电子束写版能力。

High-NA EUV：步骤精简与非免费落地

在电容及柱状焊盘等 DRAM 阵列六边形图案中，DUV 双重节距四重图形化约需100 步，而 High-NA EUV 可压缩至少于 10 步。步骤大幅减少有助于改善 CD 均匀性和图形放置误差，并为合并多个掩模层提供空间。

High-NA 虽能分辨更小图形，但将其整合进 DRAM 整条产线仍具挑战。标准视场为 26mm x 33mm，DRAM 晶圆在 Y 轴排布时会遭遇 High-NA 半场曝光限制。若采用 A/B 掩模交换方案，吞吐量损失约39%，且引入芯片拼接及 1μm 过渡区；若曝光相邻视场，吞吐量损失约10%，改为划片道拼接，但需牺牲超过 50% 的划片空间。

两种路径分别重构不同成本项：