HBM越堆越高，封装要先扛住- 大数跨境

半导体产业报告

2026-08-30

导读：HBM的带宽和容量往上走，封装要同时接住高度、散热、供电和可靠性。

随着 HBM 带宽与容量的持续攀升，先进封装技术正面临高度控制、散热管理、供电稳定性及可靠性的多重挑战。AI 加速器推动内存性能全面升级，HBM 凭借 3D 堆叠、TSV 及硅中介层技术大幅缩短 GPU 与内存距离。当前 HBM3E x4 已实现 144GB 容量与 4TB/s 带宽，HBM4 更将 I/O 数量推至 2048。然而，带宽的增长同步加剧了封装压力：层数增加、芯片变薄、凸点加密，热应力问题直接关乎产品交付良率。

01 | HBM 重构内存架构：从板级到封装内

HBM 采用 Base Die 承载多层 Core Die 的架构，通过 TSV 纵向互连，并经由硅中介层与 GPU 通信。单栈最高支持 16 Slices，GPU 与 HBM 间通过 1024 个 I/O 和 16 个通道进行数据交换。

HBM 将数据路径内化至封装层级，显著提升了带宽、容量与能效。面对 AI 加速器对高带宽的需求以及数据中心对低功耗、小空间的限制，HBM 优势明显：

容量与带宽：GDDR6 x12 组合提供 24GB 容量、768GB/s 带宽；而 HBM3E x4 组合可达 144GB 容量和 4TB/s 带宽。
能效表现：以 DDR4 为基准 1.0，GDDR6 为 0.82，HBM3E 则低至 0.29。

从 HBM2E 到 HBM4，最大带宽由 460GB/s 逐步跃升至 2048GB/s。带宽翻倍的同时，封装工艺已从简单的粘接扩展至复杂的互连、散热、供电及良率控制体系。

02 | HBM4 技术演进：I/O 与 TSV 的双重突破

HBM4 在封装尺寸与高度上较 HBM3E 进一步扩展，连接数量显著增加。其单栈带宽目标超 2TB/s，I/O 数量从 1024 增至 2048，单栈容量最高达 48GB。在严格控制在 775μm Z-height 的前提下，TSV 数量突破 20K。

上述指标叠加使得封装难度剧增：堆叠层数增加要求 Die 更薄，进而导致翘曲控制更难；Micro-bump Pitch 持续微缩，对互连良率及机械/热可靠性提出严苛要求。

03 | MR-MUF 工艺挑战：16Hi 堆叠下的翘曲与填缝

HBM 堆叠主要在 TC+NCF 与 MR-MUF 两种工艺间权衡。TC+NCF 对薄芯片翘曲不敏感，但逐颗热压导致生产率低、热阻高；MR-MUF 通过大规模回流焊加模塑底部填充提升效率并降低热阻，但代价是芯片翘曲控制与窄间隙填充难度加大。

以 SK hynix 流程为例，涵盖晶圆测试、WLP、切割、6D 检测至 Cube 释放，最终由 OSAT 完成 SiP 组装。TSV、微凸块、晶圆减薄及堆叠填充等环节均直接影响均匀性、残胶、空洞及连接可靠性。

Advanced MR-MUF 虽已实现 HBM3E 16Hi（48GB/Cube），但从 12Hi 到 16Hi 的演进代价显著：封装高度从 720μm 增至 775μm，芯片厚度压缩至 0.9x，间隙高度更是压缩至 0.5x。在高度受限前提下增加层数，封装必须在薄片、窄缝与翘曲控制间寻找极致平衡。

04 | Hybrid Bonding：开启 20Hi 及以上堆叠空间

HBM 堆叠从 8Hi、12Hi 迈向 16Hi 后，技术路线逐渐从量产型 MUF 转向 Hybrid Bonding。目前 8Hi/12Hi 已量产，16Hi 处于开发阶段，20Hi 及以上进入研发期。热阻随工艺迭代显著下降：TC-NCF 为 1x，MR-MUF 降至 0.55-0.65x，Adv. MR-MUF 为 0.45-0.55x，而 Hybrid Bonding 可进一步降至 0.40x。

Hybrid Bonding 先在室温下进行 SiO2-SiO2 贴合，再经 200℃以上退火形成稳定连接，Cu-Cu bonding 负责金属互连。去除凸点与填缝空间后，同等 Z-height 下 Core Die 可更厚，20Hi 条件下比 MR-MUF 多出 24% 空间；TSV Pitch 亦可压缩至 18μm 以下。

随着层数增加，TC-NCF、MR-MUF 与 Hybrid Bonding 的热阻差距愈发显著。在 20Hi 高密度堆叠下，Hybrid Bonding 的归一化热阻仍保持最低，互连方式已成为决定 HBM 散热余量的关键因素。

05 | 系统级变革：带宽、供电与组装顺序的重构

HBM4 之后的带宽压力将推动 Data I/O、速率及 TSV 数量同步增长。单位 HBM 带宽从 2020 年的 461GB/s 预计增至 2028 年的 2048GB/s，年均增速约 1.5 倍。工程应对分为两类：一是大幅提升 Data I/O 数量，二是配合逻辑制程进行集成优化。

供电网络亦需重构。HBM3E/HBM4 功耗趋势逼近系统极限，需采用低功耗 Logic Base Die 及分布式 Power TSV 改善 PDN，目标提升幅度达 75%。此外，局部冷却结构（如 iHBM）将被引入 D2D PHY 热区，以应对高热密度挑战。

先进封装还改变了 HBM 的组装时序。传统模式下内存位于系统集成末端，而在 AI 驱动的 2.5D/3D 封装中，HBM 需早期与 GPU、中介层及基板协同组装。CoWoS、EMIB 等结构改变了应力分布，HBM 已成为影响整体封装良率的核心环节。

结语：HBM 竞争决胜于封装现场

HBM 的性能表现已与封装能力深度绑定。带宽依赖更多 I/O 与 TSV，容量依赖更高堆叠，能效依赖更低热阻与更稳 PDN，而可靠性需在系统集成早期验证。随着 AI 加速器不断突破内存墙，HBM 厂商的交付标的已从单纯的 DRAM Die 扩展至能够承受高度、热量、应力并保证良率的完整先进封装解决方案。

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