2026 年 5 月，佛罗里达州奥兰多，IEEE 电子元器件与技术 conference（ECTC）录得 2730 名参会者，创下历史纪录。会场上最受瞩目的技术发布来自比利时微电子研究中心 Imec 与奥地利设备商 EV Group：双方在 300 毫米晶圆上实现了 200 纳米铜互连间距的晶圆对晶圆混合键合，全晶圆 100% 芯片的键合后对准偏差矢量低于 40 纳米。Imec 项目主任 Zsolt Tokei 称，下一步目标是将互连间距推进至 200 纳米以下。
同一场会议上，CEA-Leti 报告了首次在低至 100°C 的超低温下实现直接混合键合退火，良率超过 97%，单链路电阻低于 1 欧姆。
技术突破的速度没有放缓。但另一个信号同样值得关注——三星电子与 SK 海力士正在重新审视混合键合在 HBM 上的导入时间表，原计划 HBM4（第六代）导入已被推迟，最早可能延至 16 层 HBM4E（第七代）。ASMPT 管理层则在 2026 年 7 月的业绩会上表示，混合键合的拐点可能仍在 2029 至 2030 年甚至更晚。
技术可行性与商业节奏之间，正在出现一道越来越明显的裂痕。
▎认知框架：用“三层漏斗”理解混合键合的产业化节奏
分析一项半导体技术的产业化进程，如果只盯着技术参数，很容易得出过于乐观或悲观的结论。更有效的做法是建立三层递进的分析框架：
第一层：技术可行性——实验室能否做出可重复的结果？互连间距能推到多细？对准精度能控制到多少纳米？这一层的判断标准是论文和 demo。
第二层：量产经济性——在 300 毫米晶圆上，以可接受的良率和设备节拍，能否持续产出？每颗芯片的成本是否低于替代方案？这一层的判断标准是设备订单和产线规划。
第三层：系统必要性——终端应用是否非此不可？有没有绕过方案？客户的采用紧迫性有多高？这一层的判断标准是产品定义和标准制定。
三层之间是递进关系，也是过滤关系。大量技术在第一层被证明可行，在第二层因成本或良率被卡住，在第三层因替代方案出现而被推迟甚至绕过。混合键合当前的状态，恰恰是三层之间的错位：第一层正在快速突破，第二层刚刚启动，第三层遭遇了反复。
理解这种错位，是理解混合键合产业现状的钥匙。
▎技术层：互连密度与对准精度的双重突破
混合键合之所以被视为先进封装的核心技术，根本原因在于它解决了传统焊料凸点无法继续缩小的物理瓶颈。
传统基于焊料的 Die-to-Wafer 互连在继续缩小间距时，可能停留在 10 至 5 微米。混合键合则通过铜 - 铜直接键合取代凸块，将互连间距推进至 200 纳米级别，在互连密度、带宽、能效上带来数量级提升。
Imec 与 EVG 在 ECTC 2026 上展示的 200 纳米间距 W2W 混合键合，其关键突破不仅在于间距本身，更在于对准精度。测试车辆在键合前已预先加工了四层可布线互连结构。全晶圆上 100% 芯片的铜焊盘对焊盘键合后 Overlay 矢量低于 40 纳米。EVG 的 GEMINI FB 键合系统是实现这一精度的核心设备。
这一精度是如何实现的？Imec 团队归因于多项工艺的协同优化：采用 SiCN 作为介质材料（由 Imec 率先开发）、优化 CMP 步骤以实现高均匀性的极平坦介质表面和可控的几纳米铜凹陷、改进铜焊盘设计以及键合前光刻校正。铜凹陷需要控制在几纳米级别——如果铜凸出，介质无法充分接触；如果凹陷太深，退火后铜仍无法接触。
CEA-Leti 的超低温退火突破则打开了另一扇门。100°C 退火使混合键合与玻璃基板、低 k 介质、III-V 族材料和相变存储器等对热预算敏感的材料的兼容性大幅拓宽。这意味着混合键合的应用场景可能超出传统的硅基逻辑和存储堆叠。
Imec 认为 150 纳米间距是可以实现的下一个目标。技术层的推进仍在加速。
▎路线层：W2W 与 D2W 的差异化演进
混合键合设备存在两条技术路线，其产业逻辑截然不同。
Wafer-to-Wafer（W2W） 将整片晶圆与整片晶圆对准键合，一次完成 300 毫米晶圆的连接。优势在于并行效率极高，适合上下两层芯片尺寸和排布高度匹配的场景——索尼在 CMOS 图像传感器上已大规模应用。难点在于整片晶圆的对准、翘曲控制和复合良率。Imec 的 200 纳米成果正是在 W2W 路线上实现的。
但 Imec 项目主任 Tokei 在 ECTC 上明确指出，W2W 不太可能扩展到 20 至 30 层的晶圆堆叠。层数增加后，单层良率的复合效应会迅速吞噬整体良率。
Die-to-Wafer（D2W） 则先将晶圆切割成单颗芯片，再挑选已知良品逐颗贴装到另一片晶圆上。它可以混合不同尺寸、不同节点甚至不同材料的芯片，也能避免将坏芯片堆入。代价是每颗芯片都需要串行处理——设备节拍压力巨大，切割和搬运过程还增加了颗粒污染风险。
D2W 方案在高级逻辑和 HBM 等复杂封装中被广泛推崇，核心优势在于灵活性、良率与生产周期的综合最优。相比之下，Collective D2W 流程复杂、成本高且存在芯片偏移传递问题；W2W 则受制于“非已知合格芯片”的良率瓶颈。
两条路线并非替代关系，而是服务于不同场景。W2W 适合高度标准化的量产场景（如 CIS、3D NAND），D2W 适合需要异构集成和良率管理的复杂封装（如 AI 芯片、HBM）。当前产业最激烈的竞争恰恰发生在 D2W 领域——因为这是 AI 和 HBM 的主战场。
▎商业层：设备竞赛启动，但价格与节奏双双承压
2026 年是混合键合设备订单从实验室走向量产线的转折之年。
Besi
目前 D2W 混合键合设备领域最受关注的公司。2026 年第一季度订单金额达 2.697 亿欧元，较去年同期的 1.319 亿欧元大增 104.5%。使用其混合键合技术的客户数量已增至 21 家。
更值得关注的是下游厂商的产能布局。
三星电子
计划在平泽 P5 晶圆厂建设一条配备约 50 台 D2W 混合键合设备的量产线，设备安装预计 2026 年底启动。三星已选定 Besi 为首选供应商，开始约 50 台设备的采购流程。但订单尚未最终敲定——三星要求设计修改，Besi 方面对专为三星重新设计持保留态度。价格也是关键变量：行业人士估算 Besi 设备单价约 60 亿韩元（约合人民币 3300 万元），约为竞争对手的两倍。
三星同时在评估本土供应商——其设备子公司 Semes 已完成 D2W 混合键合机开发并交付验证机，Hanwha Semitech 的第二代 D2W 混合键合机 SHB2 Nano 已在 2026 年 2 月完成开发，4 月向 SK 海力士交付了评估系统。
SK 海力士
在 2026 年 3 月向 Applied Materials 与 Besi 联合开发的混合键合在线系统下了首张量产设备订单，金额约 200 亿韩元（约合人民币 1.1 亿元）。该系统整合了 Applied Materials 的 CMP 和等离子处理设备与 Besi 的混合键合贴片机。该联合系统已在台积电量产线上用于 AMD 的 3D V-Cache 技术商业化。
Applied Materials
在 2025 年 4 月收购了 Besi 9% 的股份，成为其最大股东。这一股权安排为双方的技术整合提供了更深层的绑定。
ASMPT
在推进第二代混合键合解决方案，与逻辑和存储大厂合作，管理层认为其方案在对准精度、键合精度等关键指标上具有竞争力。但 ASMPT 对拐点时间的判断更为保守——“可能仍在 2029、2030 年甚至 2031 年”。
设备竞赛已经开跑，但高昂的设备单价、定制化谈判的拉锯、以及下游客户对导入节奏的犹豫，都在拉长商业化周期。
▎需求层：HBM 导入推迟——技术必要性被重新评估
混合键合在 HBM 领域的导入推迟，是理解当前产业节奏最关键的信号。
三星电子和 SK 海力士最初预计最早在 HBM4（第六代）上导入混合键合，但最终两家公司均沿用了传统热压键合方案。目前业界预测导入节点或推迟至 16 层 HBM4E（第七代），部分业内人士认为可能更晚。
推迟的原因可以归纳为三个层面：
厚度标准放宽。HBM 标准厚度在 HBM3E 时为 720 微米，HBM4 已上调至 775 微米。JEDEC 正在讨论将 HBM5 等 20 层堆叠产品的厚度上限从 900 微米进一步放宽至约 1000 微米。厚度约束一旦松动，DRAM 层间间距无需压缩至极限，TC 键合的技术压力随之减轻。ASMPT 管理层在 2026 年 7 月的业绩会上也指出，如果 HBM 堆叠高度从当前的 775 微米提升至 900 微米以上，TC 键合的使用可能从 HBM4 延伸至 HBM5。
散热替代方案出现。三星开发了热路径模块（HPB），SK 海力士开发了 iHBM（ICE HBM），均在核心芯片旁集成独立散热器件。混合键合去除底部填充材料带来的散热优势，正在被替代方案部分对冲。
客户需求时间表后移。一位内存行业人士表示，“目前客户与内存制造商之间关于 16 层 HBM 的讨论并不活跃，即便在 HBM4E 中，12 层产品也很有可能继续占据主导地位”。
但混合键合的长期必要性并未消失。驱动力来自 I/O 密度的演进：HBM4 已将 I/O 数量从 HBM3E 的 1024 个翻倍至 2048 个。行业正在讨论从 HBM5E 开始将 I/O 数量再度翻倍至 4096 个——届时 I/O 间距极为紧密，TC 键合在凸点熔化时的横向扩散将难以支撑。混合键合在中长期仍是必要选项，只是时间节点被后移了。
▎产业地图：谁在什么时间点受益
基于上述三层框架，混合键合产业链的受益顺序可以梳理如下：
短期（1-2 年）：设备与材料先行
设备是混合键合产业化的第一道瓶颈。Besi、EVG、ASMPT、Applied Materials 是当前最主要的设备参与者。三星 50 台设备的潜在订单、SK 海力士的首张量产设备订单，构成了设备环节最直接的收入来源。但设备订单的量产落地节奏存在不确定性——三星的订单尚未最终敲定，HBM 导入推迟也可能影响设备采购的紧迫性。
材料环节，SiCN 作为介质材料（由 Imec 率先开发）、专用电镀添加剂（Applied Materials 与 EVG 合作开发）等细分领域存在机会。
中期（2-5 年）：逻辑芯片先行，存储芯片跟进
台积电的 SoIC 已大规模用于 AMD MI300 系列 AI 芯片，英特尔的 Foveros 3D 混合键合平台已用于 Xeon 服务器 AI 处理器。逻辑芯片对混合键合的采用已经进入量产阶段，这一趋势不会因 HBM 推迟而改变。
存储芯片方面，混合键合的导入节点从 HBM4 推迟至 HBM4E 或更晚。这意味着存储领域的放量时间点可能在 2028-2030 年区间，与 ASMPT 管理层判断的拐点时间基本吻合。
长期（5 年以上）：CMOS 2.0 架构下的系统级重构
Imec 的 CMOS 2.0 范式将 SoC 拆分为异构功能层，通过 3D 互连技术重新连接。在这一框架下，逻辑部分可拆分为高驱动逻辑层和高密度逻辑层，逻辑对逻辑的层堆叠需要极高互连密度，只能由最先进的 W2W 混合键合技术提供。
这指向一个更长期的趋势：混合键合不仅是封装技术的升级，更是芯片架构设计方法论的变革。当芯片设计从一开始就为 3D 堆叠而优化时，混合键合的价值将从“连接方案”升级为“系统使能技术”。
▎风险提示：三个需要警惕的变量
技术替代风险。TC 键合通过工艺优化（如 Advanced MR-MUF）仍在延寿。如果 HBM 厚度标准继续放宽，TC 键合的生命周期可能进一步延长，推迟混合键合的导入窗口。
设备成本与良率风险。Besi 设备单价约为竞争对手的两倍。高昂的设备成本意味着只有高价值芯片（AI 处理器、高端 HBM）才能支撑混合键合的导入。如果良率爬坡不及预期，单位成本可能进一步上升，压缩应用范围。
地缘政治与供应链风险。混合键合设备供应链高度集中——Besi（荷兰）、EVG（奥地利）、ASMPT（荷兰/新加坡）。任何出口管制或供应链中断都可能影响全球产能建设节奏。同时，三星对本土供应商（Semes、Hanwha Semitech）的扶持，可能在中长期改变设备竞争格局。
混合键合正处于一个微妙的时间节点。技术层面，200 纳米间距已被证明可行，100°C 超低温退火打开了新的材料窗口。产业层面，逻辑芯片已进入量产，存储芯片的导入时钟正在回拨。设备层面，订单在增长，但价格谈判和定制化拉锯仍在继续。
三层漏斗的过滤效应正在显现——技术可行不等同于商业迫切。HBM 导入推迟提醒行业：一项技术的产业化节奏，最终由系统层面的必要性决定，而非实验室的参数纪录。
一个值得持续跟踪的指标是I/O 密度的演进速度。当行业从 2048 个 I/O 走向 4096 个时，混合键合将从“可选项”变成“必选项”。这个转折点可能在 HBM5E 或更晚的代际出现——具体时间取决于客户需求、标准制定和技术进步的动态博弈。
如果 HBM 厚度标准继续放宽至 1000 微米以上，TC 键合是否可能跨越更多代际，将混合键合的导入窗口推至 2030 年之后？设备厂商的产能规划和估值，是否已经充分定价了这种延迟的可能性？
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