作者丨陈悦琳
芯片一级市场又热起来了。
上一轮国产 GPU 投资陆续进入兑现期后，资本开始寻找下一批可能跑出来的 AI 芯片公司。近存计算、存算一体、3D 近存、3D TokenPU……名字各不相同，却越来越频繁地被归入同一个标签：3D 堆叠。
有的 3D 芯片企业半年内连续完成两轮融资，累计规模接近 10 亿元；还有的芯片尚未量产，估值已经攀升至百亿元。但当投资人真正开始比较这些公司时，却发现相似的技术语言背后，是不同的市场、工程难题和商业验证标准。
“技术架构看起来都差不多，谁的产品最好、谁能搞定大客户，我们都不知道。”参投过某上市 GPU 企业的投资人老张告诉雷峰网。经历过上一轮芯片投资后，他所在的机构更倾向于等企业完成流片、拿出真实订单，再决定是否下注。
这轮热潮背后，芯片瓶颈也在变化。
Agent 将一次性的模型问答拉长为持续执行的任务，存储容量、带宽和数据搬运效率的重要性随之上升。
让数据离计算更近，成为这一轮芯片创业的共同故事，而 3D 堆叠则成为芯粒重组、存储扩容和存算融合共同使用的技术手段。
但同样是把芯片“叠起来”，不同企业究竟在解决什么问题？在先进制程、HBM 和高端封装受到约束的情况下，国内创业公司为何尤其热衷于将计算与存储垂直集成？
AI 进入推理「马拉松」时代，芯片瓶颈变了
Agent 正在将一次性问答式的短任务，变成持续调用模型的“马拉松”。
在这一过程中，每一步查到的资料、形成的判断和尚未解决的问题，都可能被重新组织进后续提示词。随着模型调用次数增加和上下文长度增长，芯片不仅需要完成更多计算，还要面对数据访问量的持续增长。
过去，AI 芯片竞争主要围绕峰值算力展开，GPU 也通过多级缓存、HBM 和先进封装，让数据更快抵达计算单元。但在部分推理负载中，制约性能的因素已经不只是“算得够不够快”，数据的供给效率愈发受到重视。
尤其是在Decode 阶段，计算单元往往需要频繁读取模型权重和 KV Cache，算力与带宽需求并不完全匹配。继续借助通用 GPU 同时扩展计算和存储能力，未必始终是成本最优的方案。
设计更适配推理负载的新型芯片架构，因此开始成为资本和产业关注的方向。
近期正在追踪新芯片架构的投资人 Bob 判断，推理需求的爆发速度可能超过市场预期，未来三到五年内，AI 算力芯片仍可能处于供不应求的状态。
在这一预期下，近存计算、存算一体等围绕数据搬运展开的新架构迅速升温。3D 堆叠则成为承载这些路线的集成手段之一。
"3D 堆叠本质上是一种芯片集成形式，为了节省面积、缩短传输距离，把不同芯片纵向叠在一起。其中既包括逻辑与存储，也包括逻辑与逻辑、存储与存储。”Omdia 半导体分析师总监何晖告诉雷峰网。
这也意味着，同样打着"3D 堆叠”标签的公司，堆叠对象、技术目标和最终产品可能完全不同。
没有唯一答案的 3D 集成： 重组芯粒、扩展存储、重构存算
当 3D 堆叠将芯片集成方式由平面转向垂直，企业对问题的定义，决定了堆叠结果。
梳理国内外企业的公开表述后，雷峰网发现企业们看似共享同一个"3D"标签，三类方案背后对应的产业逻辑并不相同。
台积电 SoIC、英特尔 Foveros 和 AMD MI300 等方案，主要通过拆分和重新组合逻辑（包括计算、I/O 等）芯粒，延续芯片性能扩展。
这类路线并不是重新定义计算方式，而是在先进制程微缩越来越昂贵的情况下，让不同功能和制程的芯粒能够继续协同扩展。
AMD Instinct MI300 系列处理器
图源 AMD 官方《CDNA 3 Architecture》白皮书
HBM、HBF 和 3D V-Cache 解决的则是存储问题：在有限的封装面积内装入更多数据，并提高数据抵达计算单元的速度。
它们分别瞄准带宽、容量和缓存层级，但核心仍是强化计算芯片周围的存储供给能力。
第三类方案进一步改变计算与存储的位置关系。紫光国芯、瑞芯微，以及多家国内 3D 近存芯片创业公司，尝试将逻辑（计算）与 DRAM 等存储单元垂直集成；三星 HBM-PIM、思敏威和微纳核芯等方案，则进一步把部分计算移动到存储侧。
与海外头部企业利用 Chiplet、HBM 和先进封装继续扩大系统规模不同，国内新项目更集中于逻辑与存储的垂直集成。
这并非偶然。
“真正能参与 3D 存储（竞争）的只有三星、SK 海力士、美光、长鑫存储和长江存储。”在 AI 芯片专家秦毅看来，这类技术通常掌握在少数具备存储晶圆制造能力的企业手中。
此外，Chiplet 路线也依赖成熟的 Die-to-Die 互连、软件和产业生态。
对多数国内创业公司而言，与其正面进入由 IDM（垂直整合器件制造商）、Foundry（晶圆代工厂）主导的竞争，不如在芯片架构和封装层面，重新组织现有的计算与存储资源。
在先进制程、HBM 和高端封装能力受到约束的背景下，3D 堆叠因此还承载了一层特殊期待：用架构和集成创新，弥补制造工艺上的差距。
据何晖观察，受制程条件限制，相较于海外企业在 3nm、2nm 等先进逻辑制程上叠加先进封装，国内企业更多从 7nm 等相对成熟的节点实行 3D 堆叠。
但她同时表示，当前先进封装还没有统一的技术标准，只要有能力把存储和逻辑集成起来，至于中间采用何种互连方案都不是重点。
但 3D 堆叠本身不会自动带来更强的芯片。不同方案最终仍要回答同一个问题——更高的带宽和更短的数据距离，能否真正转化为性能、成本和 Token 吞吐优势。
从架构到产品，3D 芯片仍需跨工程关
在不少 3D 芯片企业的叙事中，提高带宽是核心卖点。
据程伊观察，部分国产 3D 芯片受成熟制程限制，呈现出“算力相对有限、带宽较高”的特征，恰好对应了对内存带宽更加敏感的 Decode 阶段。
基于此，他认为企业要关注的是能否在真芯片上跑通 Decode，最好还能进一步完成 Decode 中 Attention 算子的验证，最终展示足够高的 TPS（Tokens Per Second，每秒 Token 吞吐量）。
“高带宽最终必须兑现为Token 吞吐。”程伊强调。
不过，这也意味着 3D 芯片只是打通推理链条的其中一环。"3D 芯片真正的价值在于和 GPU 分工协作，并且降低 Decode 阶段的成本。”程伊并不看好那些将单点性能指标优化包装成通用算力替代的企业。
如果说高带宽解释了为什么需要 3D 芯片，那么如何把内部不同单元真正堆叠在一起，则决定了这条路线能否落地。
秦毅分析，相比 HBM 内部各层存储 Die，计算 Die 与存储 Die 的尺寸、功耗和温度分布差异较大，这意味着在热循环过程中可能产生不均匀应力、翘曲和散热问题。
程伊也注意到散热和良率的约束。他认为，目前减少堆叠层数可能是更现实的工程选择。
某家 3D 芯片企业的技术高管也告诉雷峰网，对于计算逻辑与存储晶圆构成的异质堆叠，4 至 6 层是现阶段更现实的工程范围。
此外，芯片能够堆叠多少层，仍需结合整个封装系统综合判断。
秦毅以台积电 CoWoS 先进封装为例，指出一颗计算 Die 搭配多少组 HBM，并不是单纯取决于希望获得多少容量，需要综合考虑 Die 尺寸、中介层面积、布线、供电和整体封装轮廓等因素。
然而，即便硬件完成堆叠和封装，这也并不意味着 3D 芯片已经具备商业价值。
3D 集成改变了计算与存储之间的数据组织方式，软件栈也需要重新理解新的存储层级和数据流动方式。
程伊认为，判断一家创企的软件能力，需要考察其 ISA（Instruction Set Architecture，指令集架构）、编程模型、编译器、运行时、算子库和框架适配。
即使硬件提供了更高带宽，如果软件无法有效调度新的芯片结构，理论优势仍可能停留在架构图上。
对当前仍处于探索阶段的 3D 芯片公司而言，从技术路线走向真正的产品，至少要跨过三道门槛：在真芯片上证明目标负载的性能和成本优势，在封装制造中解决散热、翘曲和良率问题，再通过软件适配和客户验证，实现规模交付。
这也意味着，资本不能只用"3D 堆叠”这个标签判断项目。重组逻辑芯粒、扩展存储能力与重构存算关系，面对的是不同市场，也需要不同的验证标准。
但最终，所有路线仍要回答同一个问题：更高的带宽、更短的数据距离和更激进的堆叠结构，能否真正转化为 Token 吞吐、单位成本和客户订单？
3D 芯片叠几层、怎么叠没有标准答案，但如何从架构走向产品，却有一套相同的检验标准。
投资人的追问还在继续。
* 文中老张、程伊、秦毅、Bob 均为化名。
12 位 AI 芯片高管复盘 WAIC：云端抢做超节点，端侧还在等爆款
2026-07-25
2026-06-25
