IVR走近芯片，电感为什么必须更薄、更小
半导体产业报告
随着 AI 芯片功耗激增，电压调节器（IVR）正加速向芯片封装内部迁移。从 Hopper 的 700W 到 Blackwell 的 1200W，供电距离的延长会导致大电流下电阻与寄生参数损耗剧增。将稳压器与电感从主板移至芯片旁，甚至嵌入封装、中介层或 PCB 内部，已成为降低损耗、应对更低高度、更高频率及更大电流挑战的必然趋势。
01| 供电路径缩短，电感向芯片侧迁移
传统主板供电模式下，稳压器、电感和电容与 CPU/GPU 存在物理距离。IVR 技术将这些器件移至封装边缘、芯片落地区域乃至中介层，核心目的在于缩短电流路径，压降走线损耗。当前电感主要有六种布局方案：
- Die side 和 Land side：紧贴 CPU/GPU 封装；
- Interposer Embedded：嵌入中介层；
- PCB Embedded：埋入 PCB 内部；
- PCB Embedded PMIC module：与 PMIC 模块集成。
单颗电感适用于简单回路，而阵列电感则为封装形态、引脚布局及多相供电提供了定制空间。一旦进入封装领域，电感不再仅是主板标准件，而是深度参与封装空间分配的关键组件。
02| 高频与低矮化带来的技术博弈
传统离散器件工作频率多在 2MHz 至 8MHz，而 Co-packaged 方案已突破 20MHz，堆叠方案更指向 50MHz 以上。与此同时，器件高度从小于 2mm 逐步压缩至 1mm、0.8mm 甚至 0.6mm。
频率提升要求电感在保持高 L/Rdc、高电流密度和高 Q 值之间寻找平衡。电感变薄导致磁性材料和绕线空间缩减，电流密度增加加剧了直流电阻与发热问题，高频下的动态损耗亦随之显现。IVR 电感每减小一分尺寸，便需通过材料与结构的补偿来维持性能。
从离散器件到嵌入/中介层、封装磁性、Air Core 及 On-die 方案，各类技术路线在性能与成本的天平上博弈。越靠近芯片的方案虽能进一步缩短供电回路，但对材料、工艺及封装协同的要求也越高。当前，金属多层路线因兼顾性能与规模化落地能力，成为主流选择。
03| 金属材料与多层工艺决定集成极限
金属多层电感结构看似简洁：内部电极采用丝网印刷银（Ag），主体为磁性金属材料，端电极则以 Ag 为基底镀 Ni/Sn 或 Cu。其核心差异在于材料堆叠方式、线圈排布以及量产可行性。
多层工艺先将磁性材料、粘结剂和溶剂制成浆料并涂覆成生片，随后经过通孔、印刷 Ag 内电极、叠层压合、切割、热处理及端电极处理等工序。该工艺赋予了电感极高的几何自由度：线圈可设计为 Meander 或 Straight 形态，端子支持五面、L 形及上下布局，器件既可单颗也可阵列化，甚至实现双颗互感耦合的一体化结构。
材料路线同样至关重要。热处理后的金属粉末无需树脂粘结剂，颗粒间通过氧化层形成化学键合，从而追求更高的填充密度、耐热性及稳定性。简言之，磁性材料决定了性能下限，而多层工艺决定了其在封装中的形态上限。
04| 48MHz 大信号测试才是终极考场
电感进入 IVR 后，数据表上的小信号参数仅具参考意义。转换器实际工作电流更大，且高频测量易受寄生参数干扰，材料 Q 值随激励电流变化显著。为此，行业采用谐振电路进行大信号测试，并与 Tyndall National Institute 联合开发高频磁芯损耗评估系统。
LSCN 结构的两种规格展示了高度的可定制性：单线圈样品厚度仅 0.28mm，面积 0.5mm²，提供 26nH 电感量、8A 最大电流及 16A/mm²电流密度；Top to Bottom 结构厚度 0.6mm，面积 0.4mm²，对应 4.5nH 电感量、0.8mΩ直流电阻、10A 电流及 25A/mm²电流密度。不同结构组合满足了多样化的封装供电需求。
在 48MHz 大信号测试中，材料 B 的 Q 值随激励电流增加而下降；材料 C 目前仍处于仿真阶段，目标是在高电流下维持更稳定的 Q 值，预计未来几年实现商业化。测试显示样品在不同电流下电感量基本稳定，但需注意材料 C 尚未量产。
结语：电感封装化与制造可行性的统一
IVR 推动电感从主板边缘走向封装内部，考核维度已从单一元件规格扩展至材料、结构、测试及制造全流程。多层电感拥有超 30 年量产历史，LSCN 金属电感亦积累了 12 年技术底蕴。该技术路线的核心价值，在于将更小、更贴近芯片的电感纳入成熟稳定的生产工艺链中。随着 AI 芯片供电需求持续收紧，电感将日益成为封装不可分割的一部分。
