本月，华为发布韬定律V2版论文，5月我们写过华为韬定律V1版论文的快评，当时只有架构设计和仿真。这次的V2不太一样，是第一次把量产线上的数据公开出来。麒麟2026芯片在没有EUV光刻机的条件下，通过“3D逻辑折叠”把晶体管密度推到了接近台积电3纳米的水平；混合键合间距做到1.5微米，对准精度压到0.5微米以内。
何庭波在文中写道，韬定律并非放弃先进制程，而是在制程节点固定的条件下，通过封装持续提升性能。
前两篇我们讲了全球先进封装的两条主航道。台积电那条路，是从CoWoS一路往更大面积、更高密度推进；英特尔那条路，是从EMIB出发，把小块硅桥埋进基板，用更便宜、更大、也更容易扩展的方式来做先进封装。
两条路走法不同，但都说明了一件事：先进封装已从一道收尾工序，变成AI芯片时代的关键环节。
过去几年，半导体行业最强的叙事几乎都围着前道制程打转。谁掌握更先进的光刻机，谁先做到5纳米、3纳米，谁就掌握更多主动权。
而华为这次把话题转到了另一边：如果制程在短时间内上不去，光刻机受限，那么换一条路，是不是能用先进封装让性能再往上走一走？
这件事要成立，前提是中国有一整条封装产业链能跟得上。
中国封测产业格局
先看三家老牌封测厂。
长电科技是中国大陆封测里的老大。全球第三大OSAT（封装与测试外包厂），产品线覆盖最全，从传统封装到SiP（把多颗功能不同芯片装进一个小系统）、Fan-Out（把芯片的连接线路向外展开，做得更薄、更密）、2.5D（把多颗芯片水平并排放在一块中介层上互连）、3D（把芯片垂直上下堆叠），全线都有量产能力。
它最有想象力的一步叫XDFOI平台。它走的不是台积电那种硅中介层逻辑，而是用有机RDL堆叠中介层替代了硅中介层，不用硅通孔，不占用硅的光刻产能，而是用2微米线宽的多层有机布线把多颗芯片连接起来。有机材料不受硅中介层的供应限制，面积也更容易做大。
长电科技已经在XDFOI上实现了4纳米节点的多芯片封装量产，最大封装体面积做到了1500平方毫米。3D方向上还有3D eWLB，能做面对面键合。它还有一层特殊关系，和中芯国际的股东关系紧密，在需要前道工艺配合的封装项目上有协同的可能。
通富微电走的是另一条路。它和AMD深度绑定，苏州和槟城两座工厂差不多就是AMD的专属产能，承接了AMD八成以上的CPU和GPU封测订单。放在中国封装版图里，通富更像是最早进入高算力芯片战场的选手，2.5D、3D、大尺寸FCBGA（Flip Chip Ball Grid Array倒装焊球栅格阵列，常见于CPU、GPU这类大算力芯片的高端封装方式）等这些封装的硬功夫，全是靠十几年服务AMD、在高要求产品线上一点点被磨出来的。它的TSV（硅片内部打出垂直通孔，让信号和电流直接上下穿行）工艺成本比海外低约40%。通富微电的VISionS平台已经实现5纳米节点封装量产，3纳米节点通过验证。
通富的重要性，不只是“会做先进封装”，而是它已经在高性能计算的真实战场上打过仗，代表中国先进封装已经进入了全球高算力芯片链条。
华天科技是在另一半版图，故不展开。它的主力是SiP、Fan-Out、存储堆叠、汽车电子这几条线，规模在国内也是第一梯队。
为什么把盛合晶微单独拎出来
我们在开头提到华为韬定律，其落地需要两个环节：前道制程由中芯国际完成，后道封装由盛合晶微完成。没错，昇腾芯片的2.5D/3D封装100%依赖盛合晶微，没有第二家。
盛合晶微的前身叫"中芯长电"，是中芯国际和长电科技联合孵化的。2021年中芯国际因外部因素将这块业务以约4亿美元剥离出来，改名盛合晶微，独立运营。股权上虽然分家了，但技术脉络没有断，盛合晶微的核心团队就是从中芯国际过来的。
它的主力产品叫SmartPoser-Si，架构和台积电CoWoS-S一样——造一块硅转接板，在里面打出纵向通孔（TSV），铺上多层高密度金属线，再把AI芯片和HBM并排装到转接板上。用先进封装三部曲之一的话来说，就是让芯片“从隔一条街搬到同一层楼”。
盛合晶微的硅转接板目前最大能做到3张邮票的面积，第一篇讲到，台积电的极限是3.3张，二者已经非常接近。芯片和转接板之间靠20微米间距的微凸点连接——每颗凸点是一粒微小的锡球，熔化之后把两块焊到一起。20微米在2.5D封装里已经是国际先进水平，良率稳在99.5%以上，比三星的40微米更优。灼识咨询判断，全球能规模化量产这种2.5D封装的，只有台积电、三星、英特尔和盛合晶微四家。
盛合晶微的技术布局也不只限于这一条路。其实它的SmartPoser平台同时覆盖了三种2.5D技术方案：硅通孔转接板（类似台积电CoWoS-S）、有机转接板（类似长电科技XDFOI）、嵌入式硅桥（类似英特尔EMIB）。三条路都在布局，但硅通孔方案是目前唯一规模量产的。
华为昇腾910C用的就是这种方案：两颗910B芯片分别放在各自的硅中介层上，再通过有机基板把两块中介层连接起来，配上8颗HBM2e，FP16算力达到800 TFLOPS。这种封装架构和NVIDIA的Blackwell类似，只不过用的是国产供应链。2026年910C计划出货约60万颗，全部由盛合晶微封装。
下一代昇腾950的封装复杂度还要再上一个台阶。950PR采用四颗芯片合封，同时还要首次搭载华为自研的HBM。从两颗芯片到四颗芯片，不是简单的数量翻倍，硅转接板的面积要更大，但盛合晶微当前的极限是3张邮票的面积。
四颗芯片之间的互连线路也更复杂，从过去两颗芯片的一组互连，变为最多需要六组，布线的拥挤程度和信号串扰的风险都在成倍增加。而且，芯片越多、面积越大，封装过程中的翘曲和热应力控制越难。这些正是先进封装三部曲的前两篇反复提到的工程挑战。
如果说长电科技、通富微电、华天科技证明的是"中国有先进封装产业"，那盛合晶微要证明的就是另一件事：中国能不能摸到AI和高性能计算那一档封装的门槛。
真正的瓶颈：在上游
20微米的微凸点在2.5D里已经是极限。锡球再小，就容易和相邻的锡球粘到一起，良率会急剧下降。
但华为韬定律的终极形态要求跨过这个极限。V2论文里的核心技术"3D逻辑折叠"用的是混合键合技术，即：不用锡球，把两颗芯片的铜触点面对面直接压在一起，铜和铜在原子层面融合导电。省去了锡球，间距可以做到1.5微米，比20微米的凸点精密了13倍。
但这13倍精度差距背后是另一套完全不同的制造体系。1.5微米混合键合要求芯片表面平整到亚纳米级，任何一粒微尘都足以让接触失败；对准精度要低于0.5微米，普通设备做不到这个程度，必须要用专门的键合机；配套的抛光、光刻、检测环节全部要重做一遍。而这类混合键合设备的国产化率，目前不到5%。
盛合晶微目前量产的凸点技术做到了20微米。混合键合方面，盛合晶微2026年上市募集的48亿元，有一大块投向了3DIC混合键合产线的建设，并已经在实验线上完成了1.5微米间距的验证，但从实验验证到规模量产还有很长的路，毕竟，台积电从2.5D量产到混合键合规模生产，走了十年。
混合键合设备只是其一，再往上，还有几道坎。
一块是基板与材料。玻璃基板、低损耗有机材料、屏蔽材料，这些是台积电和英特尔已经在下一轮竞赛里布局的东西，国内起步更晚。第二篇里讲过陈立武个人投资玻璃基板和人造钻石那两笔，就是在给英特尔下一代封装提前布局。
检测与良率控制是另一块。一颗高端芯片封装里有几万个连接点，每一个都必须导通。怎么在线检测、怎么定位缺陷、怎么调工艺，都是十几年经验砸出来的东西，台积电用了十几年才把CoWoS的良率曲线磨平，这个东西买不来。
今天中国先进封装的难点，不是“没有公司做”，它已经走过了"有没有"的阶段，正在进入"能不能做深、做稳、做大"的阶段。
更上游的部分，包括混合键合设备、光刻和对准能力、基板与材料、检测和良率控制，这些环节才是接下来的硬仗。样品能做出来，不等于产线能稳定；实验能通过，不等于良率和成本也能一起过关。
下一阶段要回答的，已经不是会不会做，而是能不能把这些分散的能力，真正连成一条稳定的产业链。
先进封装三部曲到这里就结束了。华为出题，中芯造芯，盛合晶微收尾——这三家公司加在一起，就是中国"封装补制程"路线的完整拼图。
如果说，台积电和英特尔是在前道工艺已经走到全球最前面的基础上，把封装继续往上做；那么中国的先进封装，一开始就带着补位色彩。它不仅要把芯片连起来，还要在前道制程受限的情况下，尽量把系统性能提上来。
这条路的天花板还不清楚。3D堆叠不能无限叠，散热和良率都是硬约束。但可以肯定的是，它靠的不会只是几篇论文，也不会只是几条新闻里的产线消息，最后还是要落到设备、材料、工艺和量产能力的耐心上，链条上的每一环都不能掉。
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