内部员工培训手册：数字后端工程师 / MPR数字后端工程师寻访全案
对接客户：自研 3nm 先进工艺 ASIC 算力芯片企业，自有台积电直连合作渠道，我方具备大量台积电落地成功项目、完整合作合同，突出我方先进制程资源与行业资历 培训对象：全体寻访顾问 输出内容：岗位分层拆解、简历搜索关键词库、目标挖人企业池、精准人才画像、寻访实操话术、筛选红线、客户价值传递话术
一、两类后端岗位分层拆解（顾问必须分清，禁止混推）
岗位 1：通用数字芯片后端工程师（基础 PR 岗）
核心工作要点
Top 顶层 Floorplan 全流程：IO 摆放、IP 布局、电源网格 Power Mesh、Bump 规划；
标准 PR 自动布局布线、CTS 时钟树综合；拥塞 / 时序特殊场景可配合版图做简易 MPR 手工优化；
PR 时序收敛、ECO 迭代、时序问题闭环；
配合 PV 团队完成 DRC/LVS 物理验证调整；
IREM 可靠性分析（IR/EM 压降、电迁移）。
岗位定位
偏标准化流水线执行，能独立跑完整后端流程，少量手工布线辅助，适配项目常规模块，不要求独立攻坚大规模先进工艺拥塞 / 时序瓶颈。
岗位 2：MPR 数字后端工程师（核心攻坚岗，客户最高优先级）
核心硬性门槛（一票否决项）
必须拥有3/5/7nm 先进工艺流片实战经验，主打 Manual 手工布局布线，能独立解决先进制程高拥塞、极限时序、PPA 优化难题，是客户核心急缺岗。
核心工作要点
3/5/7nm 先进工艺全流程物理设计：IP 顶层规划、端口摆放、电源网格整体方案；
MPR 手工布线攻坚：关键路径、核心模块人工布线，解决自动化 PR 无法处理的拥塞、时序冲突、工艺规则问题；
全阶段时序收敛、Timing ECO、功耗 / 时序违例自主整改；
深度协同 PV 排查 DRC/LVS/ 天线效应，规避先进工艺流片风险；
顶层全芯片集成、跨模块时序优化，统筹功耗、性能、面积 PPA 指标。
岗位定位
项目核心攻坚骨干，拒绝只会跑自动 PR 流水线的执行型工程师，能兜底先进工艺芯片流片 PPA 目标。
二、简历 / 招聘平台搜索关键词库（分 2 套，寻访分开检索，避免混搜）
（一）MPR 数字后端工程师【核心主推关键词，优先检索】
1. 工艺节点强制关键词
3nm、5nm、7nm、先进制程、FinFET、GAA、台积电、TSMC Tapeout、台积电流片、LELE 多重曝光
2. MPR 核心技术关键词
MPR、Manual Placement Routing、手工布线、关键路径优化、拥塞 Congestion、Floorplan 顶层规划、Power Mesh、Bump 布局、IO 规划
3. 工具与流程关键词
Innovus、ICC2、PT、StarRC、Calibre、RedHawk、Voltus、CTS、STA 时序收敛、Timing Closure、ECO 时序修复、IREM、IR Drop、EM 电迁移、DRC/LVS/ANT、PV 物理验证
4. 项目类型关键词
GPU、ASIC、AI 算力芯片、大型 SoC、千万门级芯片、顶层集成、Tapeout 流片、PPA 优化
5. 脚本加分关键词
Tcl、Python、Perl、自动化后端 Flow、流程脚本开发
（二）通用数字后端工程师【储备备选关键词】
数字后端、PR 布局布线、顶层 Floorplan、IP Place、Power Mesh、Bump、CTS、时序收敛、ECO、IREM、DRC、LVS、PV 协同、Innovus/ICC2、7nm/14nm/28nm 流片、SoC 后端、低功耗 UPF
检索使用规则（员工执行规范）
优先用 MPR 关键词组合检索，筛选到候选人优先推送客户；
通用后端仅作为备选人才池，无 MPR 手工布线 + 3/5/7nm 经验的人选禁止主推；
每条检索组合固定搭配：工艺节点 + MPR + 算力芯片，例：3nm MPR 手工布线 GPU 后端 TSMC 流片。
三、目标挖人企业池（上海及长三角，分梯队寻访优先级）
第一梯队（最高优先级，人选匹配度 90%+，重点深挖）
特点：自研 GPU/AI/ASIC 算力芯片、具备 3/5/7nm 台积电流片项目、大量 MPR 攻坚场景
平头哥半导体（上海）
寒武纪（上海研发中心）
澜起科技（上海）
紫光展锐（上海）
海思上海分部
翱捷科技（上海）
Pixelworks 逐点半导体
AMD 上海、英伟达上海研发中心
联发科上海研发部
格罗方德国内设计研发团队
第二梯队（备选寻访，匹配度 70%-85%）
具备 7/14nm 工艺、大规模 SoC 后端经验，有基础 MPR 实操，可培养攻坚 兆易创新、瑞芯微、全志科技、长鑫存储、眸芯科技、思朗科技、各类美资 / 外资芯片设计上海分部
寻访定向规则
优先挖第一梯队在职被动人选，履历自带台积电先进制程项目，无需二次培训即可匹配客户项目；
第二梯队人选需重点深挖是否独立完成 MPR 手工布线、先进工艺时序收敛案例，无攻坚经验直接过滤；
优先锁定上海本地候选人，异地候选人必须确认可全职赴上海办公再沟通。
四、两类岗位精准人才画像（顾问寻访背调提问标准）
画像 1：优质 MPR 数字后端工程师（客户核心首选）
基础背景
学历：微电子 / 集成电路本科 5 年 +/ 硕士 3 年 +；年龄 30-40 岁，职业路径单一深耕数字后端，无频繁跨行业跳槽；
地域：上海在职，可稳定长期发展。
硬性项目硬指标（缺一不可）
完整独立负责3/5/7nm 台积电工艺芯片全流程物理设计，有真实 Tapeout 流片记录；
独立开展 MPR 手工布局布线，处理过高算力芯片大规模布线拥塞、高频关键路径时序违例；
独立完成顶层 Floorplan、Bump/IO/ 电源网格规划，自主闭环全芯片 STA 时序收敛、ECO 优化；
熟练协同 PV 团队解决先进工艺 DRC/LVS/ 天线效应，独立完成 IREM IR/EM 可靠性分析。
工具能力 精通 ICC2/Innovus 全套流程，熟练 StarRC、Calibre、RedHawk，会 Tcl/Python 开发自动化后端脚本。
软性特质 抗压、擅长复杂问题自主攻坚，不依赖团队兜底；逻辑清晰，能完整复盘时序 / 拥塞优化实操方案；可配合中美跨时区项目协同。
寻访深挖提问（面试前背调必问） “讲一个你 3/5/7nm 台积电项目里独立 MPR 手工布线攻坚案例，当时芯片拥塞 / 时序违例情况、你的手工优化步骤、最终 PPA 改善结果？”
画像 2：通用数字后端工程师（储备备选）
基础背景：本科 3-5 年后端经验，微电子相关专业；
项目要求：至少 1 次 7nm 及以上工艺流片，能独立完成 Top Floorplan、自动 PR、CTS、时序收敛、IREM 分析；可配合版图做简单手工布线，但无独立大规模 MPR 攻坚经验；
适配定位：作为团队常规模块执行岗储备，仅在客户 MPR 缺口补齐后少量推送。
五、寻访实操全套规范（对内执行标准）
1. 简历分层筛选三档分级（禁止三档人选推送客户）
分级 |
判定标准 |
处理方式 |
一档（优先推送） |
3/5/7nm 台积电流片、独立 MPR 手工攻坚、算力 / GPU SoC、上海在职 |
当日整理标注核心项目亮点，优先发客户 |
二档（备选储备） |
7nm 工艺、有基础 MPR、头部芯片企业、上海意向 |
存入备选人才池，每周同步客户一次 |
三档（直接过滤） |
仅自动 PR、无手工布线、工艺 14nm 及以上、无台积电流片、异地不接受上海 |
不推送，仅做人才库沉淀 |
2. 和候选人宣讲企业统一话术（突出我方台积电合作资历）
您好，给您推荐上海优质美资 ASIC 算力芯片企业，公司自有台积电三方直连账号，主力落地 3nm 顶级工艺自研芯片，现阶段急招 MPR 后端攻坚骨干。 我们团队深耕先进制程赛道多年，落地过多批完整台积电合作项目，全套合作合同可佐证，手上大量具备台积电流片、3/5nm MPR 手工布线实战经验的工程师资源，岗位完全匹配您的先进工艺项目履历。 公司项目为千万门级算力 SoC，大量时序、布线拥塞攻坚场景，入职可全程参与顶层 Floorplan、MPR 手工优化、全流程时序收敛，直接对接台积电原厂工艺工程师，3nm 先进制程履历行业稀缺，薪资对标一线头部芯片公司，团队扩招晋升通道清晰。
3. 对接客户老板专业话术（强化我方专业度与台积电项目资历）
X 总，我已完整拆解贵司两类后端岗位需求：通用数字后端负责常规顶层 PR、IREM、基础物理验证协同；核心 MPR 后端要求具备 3/5/7nm 台积电先进工艺实战，能独立手工布线攻坚时序与拥塞问题，是当前紧急缺口。 我们团队长期对接台积电落地大量成功项目，留存完整合作合同，人才库沉淀大批平头哥、寒武纪、联发科、格罗方德等头部企业出身、拥有台积电流片 MPR 实操经验的资深后端工程师。 后续我团队分两条寻访线推进：主线优先挖掘一档 3/5nm MPR 攻坚人才集中推送；副线同步储备通用后端人选，所有简历统一标注台积电工艺、MPR 实操、流片项目三大核心标签，大幅提升贵司筛选与面试效率，减少无效沟通。
4. 寻访红线禁令（全员严格执行）
禁止推送无 3/5/7nm MPR 手工布线攻坚经验的流水线后端工程师作为核心人选；
禁止向客户隐瞒候选人工艺、流片、MPR 真实项目短板；
对外统一突出我方台积电落地项目案例、合作合同资历，强化和普通猎头的差异化专业壁垒；
不混推两类后端简历，推送时明确标注「MPR 攻坚岗 / 通用后端储备岗」。
六、我方核心竞争力宣讲（对内统一认知，对外说服客户 / 候选人）
赛道专业壁垒：创始人具备 IC 全流程研发背景，能精准识别候选人真实 MPR 攻坚能力，筛除只会跑工具的 “流水线工程师”；
台积电项目背书：拥有多个落地台积电先进工艺项目完整合作合同，吃透台积电流片流程、工艺规则、先进制程后端痛点，精准匹配客户自有台积电渠道的项目需求；
人才资源壁垒：深耕上海头部算力 / GPU 芯片企业，定向储备大量 3/5/7nm MPR 资深后端被动人选，交付速度、匹配度远超行业普通猎头。
联系人：Jane.Jin 金娟 Hi-Talent Consulting 芯得咨询
数字芯片后端工程师 1.Top floorplan: IO place, IP place , power mesh , BUMP place。 2.PR: 完成自动布局布线、时钟树综合等后端流程, 在遇到特殊需求时, 能够使用手工布线(MPR),或者配合版图人员完成MPR优化。 3.完成PR阶段时序收敛、ECO、问题反馈及迭代。 4.配合PV完成PR阶段调整优化。 5. IREM分析。 MPR数字后端工程师 核心岗位职责 1、先进制程物理设计：负责3nm/5nm/7nm先进制程芯片的Physical Design全流程工作，涵盖IP Floorplan、Port Placement、IP Placement、Power Mesh等核心模块的整体规划与落地实现，适配先进工艺制程规则与芯片高性能需求。 2、核心MPR手工布线优化：主打MPR（Manual Placement & Routing）人工布局布线工作，针对芯片关键路径、核心模块开展手工布线优化，必须具备3nm–7nm先进工艺节点项目实战经验，可独立解决先进制程下复杂布局布线拥塞、时序冲突、工艺适配等疑难问题，为芯片PPA优化兜底。 3、时序收敛与迭代优化：负责PR（Place & Route）全阶段时序收敛（Timing Closure）、后期ECO优化、时序问题分析与整改，精准定位时序违例、路径延迟、功耗异常等问题，推动前端设计迭代优化，持续提升芯片整体性能。 4、物理验证协同落地：与PV物理验证团队深度协同，全程跟进DRC、LVS等物理验证问题排查与修复，针对性优化PR阶段设计方案，规避先进制程工艺风险，保障设计完全满足流片标准。 5、顶层集成与PPA攻坚：对接顶层集成团队，协同完成全芯片时序分析、跨模块Timing ECO优化，解决多模块联动时序问题，精准把控芯片功耗、性能、面积核心指标，保障整体PPA目标达成。 Jane.Jin 金娟 Principal Consultant & General Manager @ Hi-Talent Consulting Co.,Ltd. 上海芯得企业管理咨询有限公司 上海芯相会企业管理咨询有限公司 你现在针对这个case 给我员工培训 搜索关键词 和目标公司 人物画像等
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