半导体大厂亮出最新存储“底牌”：XBM剑指HBM！

英特尔公布的 XBM 架构旨在面向 2030 年后市场进行“架构级革新”。其核心突破在于制造工艺的迁移：传统 HBM 的 DRAM 存储单元（1T1C）需蚀刻在芯片前端硅层（FEOL），而 XBM 创新性地将晶体管与电容移至芯片后端金属互连层（BEOL），利用薄膜晶体管技术构建存储单元。

这一变革带来多重优势：首先，极大提升面积利用率，允许在单位面积内布置更多硅通孔（TSV），从而在较低频率下实现与 HBM4 同级的目标带宽；其次，接口设计放弃昂贵的硅中介层和超宽并行接口，转而采用串行 UCIe 链路实现“芯片原生”集成，简化封装流程并显著降低成本；此外，XBM 内置冗余阵列，具备更优的可修复性。

据悉，单颗 XBM 芯片容量覆盖 0.5GB 至 5GB，支持 8 层或 16 层堆叠，预计 2030 年前后商业化。目前该技术仍处于专利与验证阶段，实际性能与良率有待观察。

当前 HBM 市场供不应求，HBM4 世代单堆叠容量已达 48GB，带宽突破 TB/s 级别，成为主流 AI 加速器标配。然而，技术与成本瓶颈日益凸显：堆叠层数增加导致贴装精度、翘曲管理及焊点可靠性控制难度呈非线性上升；混合键合技术因成熟度问题，在 HBM5 世代可能暂难引入；DRAM 容量密度提升放缓，散热与功耗问题制约带宽释放；且 HBM 对先进封装（如 CoWoS）的依赖限制了产能扩张。

这些瓶颈为新兴存储技术提供了切入点，各路厂商从不同路径寻求突破：

1. 英特尔 XBM：底层逻辑重构

如前所述，XBM 通过将存储单元移至后端金属层，提高面积利用率并采用 UCIe 串行互联，降低成本。虽预计 2030 年后商用，但展示了架构创新的可能性。

2. HBF（高带宽闪存）：容量优先路线

HBF 将 3D 堆叠应用于 NAND 闪存，单堆叠容量可达 512GB 以上，单位成本仅为 HBM 的 1/5 至 1/10。SK 海力士已推出相关产品，闪迪计划 2027 年量产。其定位是大规模 AI 推理与读取密集型场景，以容量和成本效益换取略高的延迟。

3. ZAM（Z 角存储器）：能效优化

ZAM 采用独特的"Z 角度互连”与一体式 TSV 设计，据称可降低 40%-50% 数据传输功耗，并将单芯片容量提升至 512GB，试图从散热与能效维度突破局限。

4. 系统级与架构层面创新

3D 堆叠 SRAM（如 Groq LPU）实现纳秒级延迟和超高带宽，适合实时推理但成本高昂；PIM（存内计算）减少数据搬运能耗，但对架构定制要求高；CXL 致力于内存池化，在系统层面扩展容量，但存在延迟且依赖生态协同。

此外，基于 PCM、ReRAM、MRAM 等新型器件的探索也在进行中，试图从材料底层改变存储方式。

业界普遍认为，新兴存储技术与 HBM 更多是互补与分层关系，而非直接替代。HBM 在 AI 训练场景中极致带宽、成熟工艺及与 GPU 高度集成的优势，短期内无可复制。英伟达明确表示短期仍将 HBM 作为训练端核心方案，HBF 等技术更适合推理端的大容量缓存层；3D 堆叠 SRAM 受限于成本，适用于边缘推理；PIM 与 CXL 则扮演辅助优化角色。

与此同时，HBM 自身也在演进。三大原厂正推动 SPHBM4 等技术，将 HBM 优势下沉至 CPU、网络芯片等更多场景，拓宽生态边界。

数据表明，未来 2 至 3 年内，HBM 在高端算力供应链中的地位不仅未被削弱，反而因其稀缺性进一步强化。

这场存储技术的“围城”之战，短期内难见“改朝换代”。HBM 仍是 AI 训练端最坚固的堡垒，而 HBF、ZAM、3D 堆叠 SRAM 乃至 XBM 正从容量、功耗、成本等维度试探高墙厚度。未来的格局或许是一场精细分工：HBM 守住极速战场，新生力量在推理、边缘及大容量缓存领域开疆拓土。当这些技术真正走向量产，今日的“王座”将成为未来多元存储宇宙中的重要拼图。