如果说 V1 版本是华为向旧摩尔时代挥别的战斗檄文，那么 V2 版本就是一份附带零件清单和施工图纸的行动纲领。初版大声宣告“摩尔定律已死，τ缩放是新方向”；而修订版则冷静地拆解了从热管理分区到晶圆间工艺变化的每一个现实绊脚石。这种从“呼唤革命”到“亲身铺路”的转变，或许比任何新数据都更值得业界警醒——华为已经走完了从战略宣示到工程验证的第一步。
文：蓝血创作组
2026 年 7 月 3 日，华为海思负责人何庭波在 ChinaXiv 平台公示了《面向多层级电子系统的时间缩微理论》的 V2 版本。这不是一次简单的论文修订，而是一次系统性的理论深化和工程细节的补充。对比 V1 版本（发布于 2026 年 5 月），V2 版本在保持核心框架一致的前提下，在关键维度进行了显著的强化和补充。这种迭代模式本身就值得业界关注——它反映了华为从战略宣示阶段向工程验证阶段的过渡。
从概念到机制
1、齿比（Gear Ratio）概念的深化
在 V1 版本中，何庭波提出了“齿比”的概念，即混合键合间距与顶层金属布线尺寸的比值，当时仅给出工程目标（齿比应低于 3，理想为 1）。V2 版本对此进行了重大补充，明确指出当垂直互连间距接近顶层金属布线尺寸时，3D 设计空间的优化范式发生了根本性转变：从“离散”转变为“连续”。
这一转变意味着设计师不再受限于功能模块粒度的“宏块级离散优化”，而是可以在单元级别进行全局协调的垂直逻辑划分。这不仅仅是一个工程细节的补充，更是对 LogicFolding 技术本质的重新定义——将其从一种 3D 堆叠方法提升为打破传统设计空间限制的范式转变。
2、连续优化所需的工具链升级
V2 版本在“开放挑战”部分对工具链问题的阐述更加深入。当前的 EDA 工具是为“面积、时序、功耗三轴独立优化”时代开发的，而全面的 LogicFolding 要求工具链将多个堆叠芯片视为一个单一连续的设计实体，在单元粒度而非模块粒度进行逻辑分区。这种从“问题存在”到“问题具体化”的转变，反映了华为在实践中遭遇的真实困难，也为后续的工具链研发指明了方向。
从结论到过程的补充
1、晶体管密度数据的完整化
V1 版本仅陈述了麒麟 2026 晶体管密度从 155MTr/mm²提升至 238MTr/mm²的数据。V2 版本则系统性地补充了对比基线（2025 年麒麟 9030Pro）、计算方法论（2/(CPP×单元高度)）以及设计前提（面积利用率 68%）。这些补充体现了学术严谨性，使得数据具有可验证性，并暗示了华为在量产验证中的细致程度。
2、功耗与性能数据的条件化
关于功耗降低，V2 版本补充了实测条件：“在环境温度、1.1V 供电电压下，SoC 性能核心的最高时钟频率提升了近 13%"，以及“在实际测量中，达到此等性能目标时，功耗降低了 41%，同时功率密度下降了 5.6%"。这种条件化的表述明确了测试边界，引入了“功率密度”这一关键指标，展示了实验设计的严谨性。
3、SRAM 频率提升的量化
V2 版本进一步阐述了 SRAM 工作频率提升超过 40% 的原理：LogicFolding 缩短了关键路径，降低了每比特能耗。这一补充说明 SRAM 性能提升并非孤立事件，而是与整个系统的时间缩放理论相一致。
从理想到现实的对话
1、热管理挑战的直面
V2 版本展开了华为应对热管理的具体策略：采用热感知分区和布局规划，在设计阶段避免折叠高功耗电路，并从结构上防止高功耗子系统的空间相邻。这一方案反映了对物理现象的深刻理解，表明华为已从“理想设计”阶段进入“现实工程”阶段。
2、制造工艺的客观评价
V2 版本新增了对“顺序 3D 集成”的讨论，指出其虽能提供精细粒度，但面临严格热预算限制导致下层器件性能退化的瓶颈。通过对标分析，V2 进一步论证了“先进晶圆对晶圆混合键合技术”是当前商业可行的实现方式，为业界提供了理性的技术决策框架。
3、关键工艺指标的工程化表述
V2 版本对关键工艺指标进行了工程化细化。例如，混合键合间距明确为"Kirin 2026 中为 1.5 微米；目标齿轮比≈1"；关于硅通孔（TSV），补充了“着陆仅向顶部金属下方推进了一步”。这种保守、渐进式的设计策略，从工程可靠性角度来看是更加理性的选择。
从预期到规划的升级
1、CPU 频率路线图的细化
V2 版本在原有路线图基础上，补充了“麒麟 2026 在 1.1V 供电电压下，峰值主频提升 12.7% 至 3.1GHz"的具体数据。这将抽象路线图与具体产品指标相关联，清晰展示了从 2.75GHz 到 3.1GHz 的进展是在降低供电电压前提下实现的，反映了 LogicFolding 技术在能效方面的优势。
2、晶体管密度路线图的延伸
针对 2026 年至 2035 年晶体管密度向 400MTr/mm²迈进的目标，V2 版本补充了实现路径：依靠“低温混合键合技术”和“硅通孔着陆点从顶层金属逐步下移至 M6 层”，预计将释放超过 30% 的高层布线资源。这种从“目标”到“路径”的补充，增强了路线图的可信度和可操作性。
AI 系统规模的深化分析
1、统一总线的性能指标完善
V2 版本对“统一总线”的性能指标进行了详细补充，不仅给出了端到端远程访问延迟从数十微秒降至约 100 纳秒的绝对数值，还提出了“约 500 倍的系统τ缩减”这一倍数关系，并引入"System-as-One-Chip"概念，将 AI 系统设计目标提升至“逻辑一体化”的新高度。
2、3D 折叠困境的数学化表述
V2 版本用简洁的数学关系揭示了 2.5D 扇出架构的根本性限制：“计算能力与 N²成比例（面积），但内存带宽、互连和供电仅与 N 成比例（周长）”。这一表述阐明了 3D 折叠的必然性——这是一个几何学问题，而不仅仅是工程问题。
3、AI 路线图的具体化
V2 版本明确了时间节点和产品计划：约 2030 年，昇腾 990 将把 LogicFolding 引入 AI 加速器类别；从那时起，3D 折叠将成为直到 2035 年的主要承载者。这使得抽象的技术路线图变成了可以追踪的产品计划。
方法论层面的升华
1、τ缩放作为统一目标的重申
V2 版本在结论部分深刻指出，τ缩放“确保这个问题无法被推迟”——即逻辑与内存的融合问题。这反映了对产业发展必然性的深刻认识。
2、竞争格局的重新定义
V2 版本明确提出：“下一块钱应追随τ，而非节点”。这意味着在后摩尔时代，掌握封装、内存带宽和架构设计能力的企业，将获得与掌握最先进光刻技术的企业相当的竞争力。这对于被卡脖子的企业来说，是一个重要的战略启示。
从宣言到实践的完整闭环
从 V1 到 V2，见证了华为半导体从战略宣示向工程实践的完整转变。V2 版本更加学术严谨，通过补充计算方法、测试条件等细节，使得数据具有可验证性；更加工程坦诚，直面热管理、工具链等现实挑战；更加战略深刻，通过对标其他技术路线、重新定义产业竞争格局，提升了论文的战略价值。
这种迭代反映了华为在极限施压下的一种成熟：不再仅仅满足于提出新概念，而是通过严谨的工程实践和深刻的理论思考，确保新概念的可行性和长期竞争力。V2 版本的发布，标志着“韬定律”从理论探索阶段向工程落地阶段的正式过渡。
以下为何庭波《多层电子系统的时间缩放理论》论文摘要及核心内容：
一、引言
六十年来，摩尔定律的几何缩放一直驱动着半导体行业的进步。然而，这一行业契约已不再成立：纯粹依靠缩小尺寸带来的回报已经趋于平缓，前沿芯片的设计预算已超过每颗 10 亿美元，并且在最先进节点上，单位晶体管的成本也不再下降。本文提出了一种新的缩放原理——τ缩放——该原理采用时间本身，而非晶体管面积，作为衡量进步的主要指标，将单一的特征时间常数τ作为横跨十二个数量级的统一优化目标，从晶体管的开关速度到数据中心的负载响应均适用。
本文展示了两个生产级规模的验证案例。在一款移动 SoC 上，LogicFolding（逻辑折叠）在固定工艺节点下，实现了晶体管密度 55% 的阶跃式提升，并在同等性能下将功耗降低了 41%。在 AI 系统方面，预期到 2035 年可实现超过 100 倍的硬件集成度增长。
τ缩放是继邓纳德缩放之后，第一个为整个计算堆栈建立统一优化目标的缩放原理。
二、几何时代的终结
自二十世纪六十年代中期以来，半导体行业一直以纳米为单位衡量进步。然而，在 7 纳米节点之后，几何缩放不再带来其历史上的红利。光刻工具正接近物理极限，EUV 光刻的折旧在晶圆成本中占据主导地位，单位晶体管的成本曲线已经趋于平缓。对于那些获取最先进光刻技术受限的组织而言，这一限制更早地成为瓶颈。
因此，行业的核心问题已经从“晶体管还能缩小多少？”转变为“应该缩放什么，以及针对什么目标？”过去六年的研究表明，答案不在于一个新的节点，而在于优化目标本身的改变：未来十年电子系统的演进应由时间缩放——即系统性地减少堆栈每一层的一个单一特征时间常数τ——来指引。
三、时间，而非空间：摩尔时代的真正通货
究其对终端用户的核心影响，摩尔定律从根本上讲从来都不是关于几何尺寸的，而是关于时间的缩短。一旦认识到这一点，时间本身应被采纳为主要指标。可以在堆栈的每一层定义一个特征时间常数τ，并将其缩减作为统一的优化目标。
形式上，τ被视为一个分层结构：τ=f(τ_transistor, τ_circuit, τ_chip, τ_system)。如图 1 所示，τ的工作空间在时间维度上跨越约十二个数量级（皮秒到秒），在空间维度上跨越相当的范围（纳米到公里）。
图 1：τ缩放的工作空间在时间和空间维度上跨越 12 个数量级，并划分为四个层次：晶体管、电路、芯片和系统
根据不同行业部门的市场压力，年度缩放因子是应用特定的。我们预测，未来十年，移动设备的年度缩放因子约为 1.3；自动驾驶系统约为 1.5；而人工智能（AI）令牌生成则可高达 10。
四、LogicFolding：一个移动 SoC 的验证案例
在节点固定的情况下，如何继续在单颗芯片上实现代际性能提升？由此产生的答案被称为 LogicFolding。这是一种设计方法论，它将数字、模拟和存储电路分区到垂直堆叠的有源层中，遵循时间缩放原理，共同优化性能、功耗和面积。
图 2：LogicFolding 的原理示意图
LogicFolding 抛弃了平面假设，关键路径上的门电路被分布到垂直堆叠的有源层中，通过超精细间距的混合键合连接。为了充分实现架构优势，关键在于保持混合键合与顶部金属布线层之间的低间距比（齿轮比）。当垂直互连间距接近顶部金属层的尺寸时，优化空间从离散转变为连续。
与 2025 年的 Kirin 9030 Pro 基线相比，在 Kirin 2026 上测得的成果提供了具体的实践证据：
- 晶体管密度从 155MTr/mm²提升至 238MTr/mm²，提升幅度以往需要三年的几何微缩才能实现。
- 在环境温度、1.1V 供电电压下，SoC 性能核心的最高时钟频率提升了近 13%。
- 高速全局片上网络数据通路面积减少了 55%。
- SRAM 工作频率提升了超过 40%。
- 代表性处理核心上，时钟缓冲器数量减少了超过 50%，时钟偏移降低了 25%，线长缩短了约 30%。
热管理仍然是关键挑战。为此采用了热感知分区和布局规划策略。在实际测量中，达到等性能目标时，功耗降低了 41%，同时功率密度下降了 5.6%。
表 1.Kirin 2026 与 Kirin 9030 Pro 在等性能下的功耗对比
在 Kirin 2026 中量产的 LogicFolding 实现是刻意保守的：混合键合间距达到了 1.5 微米；硅通孔着陆仅向顶部金属下方推进了一步。即便如此，CPU 性能核心的频率今年已回归至 3.1GHz。
图 3.(a) 下一代 Kirin SoC 平台的原理示意图；(b) 其键合界面的横截面图像
在未来十年间，LogicFolding 预计将从局部的关键路径折叠演进为全面的、多层级的折叠。从 2026 年到 2035 年，晶体管密度预计将向 400MTr/mm²及更高水平迈进。与此同时，LogicFolding 使 Kirin 能够大幅提升 CPU 核心频率，并为迈向 4GHz 及更高频率铺平道路。
表 2.Kirin CPU 性能核心工作频率趋势
图 4.未来 Kirin 产品晶体管密度与性能核心频率预测
LogicFolding 核心指标一览：
- 混合键合间距：低于 2 微米（Kirin 2026 中为 1.5 微米；目标齿轮比≈1）
- 套刻精度：低于 0.5 微米
- 硅通孔临界尺寸/保持区：低于 1.5 微米；间距低于 6 微米
- 良率：通过智能冗余设计接近 100%
- 晶体管密度：单代从 155MTr/mm²跃升至 238MTr/mm²
- 能效/频率增益（SoC 性能核心）：+41%/+13%
- SRAM 工作频率：提升 40% 以上
五、从皮秒到微秒：AI 数据中心中的τ缩放
在 AI 训练和推理涉及的吉瓦级领域，τ缩放同样适用。现代 AI 系统的能源预算和物料预算主要由数据主导。减少数据在传输途中的时间，至少与减少计算本身所花费的时间同等重要。
τ缩放在 AI 规模上通过三个协同层实现：系统架构（统一总线）、近封装光学引擎（Hi-ONE）以及封装本身的拓扑重组（3D 折叠）。
1、统一总线——一种τ优先的系统架构
统一总线用一个统一的协议取代了传统的多层堆叠协议，在整个系统中本地化地暴露内存语义。其已测得的收益约为两个数量级：端到端的远程访问延迟从 TCP/IP 类协议栈典型的数十微秒降至约 100 纳秒，实现了约 500 倍的系统τ缩减。
图 5.(a) 统一总线原生支持内存访问语义、消息传递和统一远程过程调用（uRPC）；(b) 通过统一总线实现低开销内存访问的原理示意图
2、Hi-ONE——封装级光学 I/O
华为海思开发了高密度光互连节点引擎（Hi-ONE），一种近封装光学引擎，每个模块可提供 8Tb/s 的带宽。它将所需的 SerDes 传输距离从约 100 厘米缩短至约 5 厘米，并将面板到面板传输距离扩展至 100 米，使得分布式、吉瓦级数据中心的高密度互连在物理上成为可能。
图 6.Hi-ONE 芯片示意图
3、N²-vs-N 的困境，以及为什么 3D 折叠不可避免
在传统的 2.5D AI 芯片中，计算能力与 N²成比例（面积），但内存带宽、互连和供电仅与 N 成比例（周长）。这种二次方曲线与线性曲线之间日益扩大的差距构成了扇出困境。3D 折叠通过将受边缘限制的资源重新定位到表面上来解决这一困境，恢复 N²的对等性。
路线图显示，大约到 2030 年，昇腾 990 将把 LogicFolding 引入 AI 加速器类别。沿着这条路径，到 2035 年，硬件集成度预计将增加超过 100 倍。
AI 系统规模的τ缩放亮点：
- 统一总线远程访问延迟：数十微秒→约 100 纳秒（约 500 倍τ缩减）
- Hi-ONE 单模块带宽：8Tb/s
- 扇出困境：计算∝N²，受周长限制的带宽/I/O/供电∝N
- 2026 年→2035 年预计硬件集成度增长：>100 倍
六、逻辑与内存：从解耦到再融合
AI 时代正在逆转处理器和内存的解耦。计算密度的持续扩展正将内存带宽、延迟、功耗和封装推向极限。随着逻辑和内存再次被推向紧密的物理集成，供应链中的影响力平衡正在向内存和封装供应商转移。τ缩放确保这个问题无法被推迟。
七、开放挑战
将τ缩放描述为一个已完成的系统会具有误导性。几个实质性问题仍然悬而未决：
- 工具链和方法论：需要τ原生的工具链，将多个堆叠芯片视为一个单一连续的设计实体。
- 晶圆间工艺变化：需通过智能冗余、自适应补偿和τ感知的签核流程来应对。
- 垂直互连开销：LogicFolding 必须满足τ收益大于τ代价的不等式。
- 功耗：τ缩放需要一个能源伴侣，包括存内/近存计算及动态电压频率调整。
- 基准测试：行业需要τ剖析基准测试，以揭示系统每一层主导τ及剩余裕度。
八、六年回顾，十年展望
在 2020 年 5 月至 2026 年 5 月期间，华为海思设计并将 381 颗芯片投入量产。τ缩放的论点经受住了考验：在器件和电路层面，晶体管密度已显著提升；在芯片层面，LogicFolding 证明了在固定节点下性能仍可进步；在系统层面，多机架 AI 集群可表现为一台单一的一致性机器。
展望未来，到 2029 年，CPU 性能核心频率预计将达到 4GHz 及更高；到 2035 年，AI 硬件集成度预计将增长超过 100 倍。更深层次的论断在于：下一美元应追随τ，而非节点。竞争性性能不再需要永远驻留在光刻的最前沿，封装、内存带宽和架构设计现在拥有了战略权重。
前方的路线图要求很高，但方向是明确的。
来源：蓝血研究