IMEC：3D芯片进入系统协同阶段，计算、存储、供电与散热必须一起设计- 大数跨境

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IMEC：3D芯片进入系统协同阶段，计算、存储、供电与散热必须一起设计

半导体产业报告

2026-07-04

导读：先进节点还在往前走，但缩小晶体管已经不能同时解决算力、带宽、供电和散热问题。

先进制程节点虽持续演进，但单纯缩小晶体管已无法同步解决算力、带宽、供电及散热等系统性难题。在电压、互连和功耗的多重限制下，每一代工艺带来的能效增益正逐渐收窄。

IMEC 提出的新方案强调系统级协同：通过 3D 混合键合将逻辑、存储和互连分层，并整合背面供电、光 I/O 与散热设计。设计重心已从单一器件指标转向系统瓶颈与工作负载匹配。先进节点的实际收益，取决于 DTCO（设计技术协同优化）和 STCO（系统技术协同优化）能否在架构阶段实现各项技术的有效耦合。

01| 节点微缩趋缓，密度增长转向第三维

IMEC 数据显示，能效性能曲线已呈平缓态势。尽管先进节点将从 2nm 演进至 A14、A10、A7 乃至 A5/A3，器件结构也将由纳米片、Forksheet 过渡到 CFET，但受限于电压难降和互连延迟上升，前端器件的微缩不再能自动转化为同比例的系统增益。

IMEC 将下一阶段定义为"CMOS 2.0"：逻辑、存储、互连及背面功能分布于不同层级，通过细间距 3D 连接集成。各层可采用最适合其任务的工艺，避免将所有功能强行塞入高昂的单一节点。以 A10 为例，采用两层、160nm 间距的双向背面信号金属，可使背面片上网络成本降低 10% 至 15%；对脉动阵列进行分层后，即便连接间距放宽至 250nm，架构性能仍有望提升最高 4 倍。

02| 数据访问距离决定算力效率

AI 推理的预填充阶段主要受计算能力限制，而逐词解码则更受制于内存带宽。随着模型规模扩大及上下文长度增加，权重和 KV 缓存的搬运频率显著上升。以 5nm 工艺下 32 位访问能耗为基准（1KB SRAM 设为 1），256MB SRAM 约为 150，HBM3E 约为 600，而 DDR5 高达约 2000 倍。数据存储位置已直接决定芯片的有效算力。

靠近计算单元的存储需在密度、速度、写入能耗和泄漏之间寻求平衡。A10 SRAM 密度为 53Mb/mm²，读延迟 0.25ns；N7 STT-MRAM 密度达 60Mb/mm²，但写入能耗较高（800fJ）；N7 2T0C eDRAM 密度为 47Mb/mm²，泄漏功耗仅 62µW（远低于 SRAM 的 538µW），更适合用作全局缓冲、末级缓存和激活存储。STT-MRAM 在 N7 工艺下可将位单元缩小 50%，而 IGZO 堆叠 2T0C 的保持时间超过 1000 秒，不同存储技术将依据特性分布在不同层级。

对于片上无法容纳的容量，可通过 CXL 向外扩展。基于 CXL 且支持 load/store 直接访问的混合主存方案，相较传统扩展方式可将访问时间加快逾 2 倍。该方案主要解决容量瓶颈，但其访问能耗和延迟仍高于贴近计算单元的片上存储。

03| HBM 扩容遭遇封装功耗墙

HBM4 已提供 2048 个 I/O、3.3TB/s 带宽及 36GB 堆栈容量。虽然增加 HBM 能提升大上下文推理吞吐，但带宽、I/O 与计算单元需同步调整。IMEC 案例显示，HBM 数量翻倍仅带来约 1.8 倍的 TPS 提升，同时伴随更高的能耗和时延成本。

面向 2030 年前后的技术路线，2.5D 中介层扩展可带来约 13 倍容量和 5 倍带宽，但 TDP 可能升至约 8 倍。若进一步转向 3D 封装，片上连接密度有望提高 50 至 200 倍，带宽提升约 4 倍。因此，封装规划必须同步考量供电和热预算。

鉴于铜互连难以同时满足距离、带宽和能耗要求，短距光 I/O 已开始应用于封装与机架层级。IMEC 路线图显示，从 2028 年机架级 CPO 的 400Gbps（5-6pJ/bit），将延伸至 2030-2035 年晶圆级光 I/O 的 4-16Tbps（0.25pJ/bit），以支撑更大规模的计算与内存资源互联。

04| 3D 堆叠凸显供电与散热挑战

逻辑与存储垂直堆叠导致正面布线愈发拥挤。功能背面逐步承担全局时钟、信号、金属电容、功率开关和 LDO 等任务，既释放了正面互连资源，也支持更细粒度的电源管理。在 IMEC 对比的移动 SoC 案例中，纳米片、IGZO 和二维材料功率开关的面积占比分别约为 0.05%、40.68% 和 6.91%，二维器件在面积占用上明显优于 IGZO 方案。

堆叠结构加剧了不同热源间的热耦合。CFET、存储堆叠、细粒度 3D 划分及背面器件均会改变热点分布，进而影响频率稳定性和可靠性。在 3D HBM-on-GPU 案例中，若未经热协同优化，封装峰值温度将从 2.5D 方案的 69.1℃飙升至 141.7℃；而通过基底减薄、降频、热硅优化及双面冷却等措施，峰值温度可控制在 78.8℃。

结语 | 3D 技术的核心是工程账

键合间距的缩小与堆叠层数的增加，并不必然转化为产品性能的提升。3D 技术能否大规模落地，关键在于能否算平几笔核心工程账：良率与成本是否可控、存储近计算节省的搬运能耗能否覆盖新增散热成本、背面供电与冷却方案能否确保芯片长期稳定运行在目标频率。

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