55%密度提升，41%能效改善，不靠制程靠什么？华为用τ定律V2版告诉你- 大数跨境

AI驱动数字化转型

2026-07-04

导读：7月3日，华为半导体负责人何庭波在ChinaXiv上上传了《A time scaling theory for multi-layer electronic systems》τ定律V2版。距离V1版发

7月3日，华为半导体负责人何庭波在ChinaXiv上上传了《A time scaling theory for multi-layer electronic systems》τ定律V2版。距离V1版发布，39天。V1是5月25日下午提的，V2是7月3日上午更新的。

这速度，不像学术圈。更像工程团队拿着流片回来的数据，急着把账本摊开。

V1版抛出了τ这个核心参数，试图以时间缩微替代几何缩微。当时更像一份宣言，理论框架清晰，但缺实证。V2版不一样，摘要里直接给出了生产级演示数据：LogicFolding在移动SoC上实现55%的晶体管密度阶跃提升，同时获得41%的能效改善。不谈愿景，谈量产。

为什么这个数据重要？因为它在同一制程节点上完成。论文原文写得很清楚：at a fixed device node。不靠新工艺，不靠新材料，不靠新晶体管结构，靠的是把信号路径压缩到极致。

这引出核心拷问：在先进制程物理极限面前，华为找到了什么别的路。

LogicFolding的齿比到底意味着什么

V2版细化了齿比概念。当混合键合间距逼近顶层金属布线尺寸时，3D设计空间从宏块级离散优化转向单元级连续优化。翻译成工程语言：以前搞3D堆叠，只能按功能模块整块搬，颗粒度粗。现在键合精度上来了，可以在更细的电路单元层面做垂直切分。

齿比趋近1这个目标，核心价值在于消除垂直互联的额外开销。传统堆叠，两层硅之间的通信要穿过TSV、微凸点，走线距离长，RC延迟大。如果混合键合间距与顶层金属线宽相当，那么垂直方向的信号传输，物理上几乎等价于平面互连。设计工具可以把三维空间当成连续体来优化，而非两层平面加一堆过孔。

这解释了为什么能效提升41%。不是靠降低漏电流，不是靠新的晶体管开关机制，而是让信号少跑路。信号传播的延迟，就是τ的核心。压缩物理路径，τ直接下降。

但这里有个工程陷阱。混合键合对准精度、热膨胀系数匹配、晶圆翘曲控制，全是良率杀手。论文给出了路线图，提到TSV从顶层金属下移至M6层，多有源层堆叠。每多堆一层，热密度就往上跳。3D堆叠的热管理不是线性难题，是指数级爬升。局部热点、层间热耦合、应力累积，任何一个失控，芯片直接报废。

何庭波的团队敢亮数据，说明至少第一代LogicFolding产品的散热设计走通了。论文里没细说怎么走通的，但提到液冷和新型热界面材料的方向。这些是工程上最脏最累的活，也是真正拉开量产差距的地方。

时间缩微的物理账本

τ这个概念，不是营销术语。在电路层面，τ本质上是信号从A点到B点的传输延迟，由电阻电容乘积决定。LogicFolding通过缩短物理走线降低R和C，直接压缩τ。但这只是第一层。

V2版给出了更完整的τ分层模型。晶体管层、电路层、芯片层、系统层，每层都有对应的时间常数。传统做法是各层独立优化，最终系统性能被最慢那层卡住。华为的思路是把四层打通，做全局τ缩微。这意味着设计流程要从头重构。

为什么EDA工具必须跟着变？因为传统工具链是二维思维。布局布线、时序分析、功耗优化，全基于平面假设。LogicFolding需要工具理解三维空间里的信号完整性问题。垂直方向的寄生参数、层间串扰、电源网络IR压降，都得重新建模。

这不是插件升级能解决的。需要τ原生的设计工具链。国产EDA公司看到这块需求，但能跟上的不多。窗口期有，关键看能不能抓住。

统一总线与光引擎的野心

论文还细化了Unified Bus架构和Hi-ONE光引擎。两个技术指向同一个目标：把芯片间的通信延迟拉到接近片内水平。

Unified Bus 2.0的单向带宽标称2048GB/s。这个数字来自Bernstein分析报告，不是实测数据。但架构思路值得关注。传统服务器里，CPU到内存走DDR，CPU到GPU走PCIe，GPU之间走NVLink。不同协议栈，层层封装，端到端延迟在微秒级。Unified Bus的设想是全域对等协议，内存语义直通，把延迟压缩到百纳秒级。

这个目标如果兑现，大规模AI集群的通信瓶颈会大幅缓解。但要解决的问题同样棘手。内存一致性协议、拥塞控制、错误恢复机制，在跨节点场景里复杂度爆炸。

Hi-ONE光引擎则是物理层的革命。单路8Tb/s带宽，用光互连替代电信号传输。优势明显，光信号在波导里传输延迟极低，抗干扰强。但CPO封装本身对热管理、光纤对准、长期可靠性提出极高要求。博通、英特尔也在同一条路线上，华为的优势在于从芯片到光引擎到系统的全栈掌控。工程整合能力可能比单一技术突破更有杀伤力。

论文摘要给出了更宏大的远景：在AI系统上，包含内存语义Unified Bus架构、近封装Hi-ONE光I/O和边缘到表面3D Folding的协同设计栈，预计到2035年实现超过100倍的硬件集成度增长。从55%到100倍，不是线性递进，是跨维度跳跃。

这条路与摩尔定律的告别

55%密度提升、41%能效改善，这些数字背后是整套方法论的确立。不是赌某项技术突破，而是把器件、电路、封装、系统全链路的延迟压缩到极致。

这带来两个衍生影响。第一，成熟制程的生命周期被拉长。如果通过架构创新能在固定节点上持续挤出性能，那么先进制程的垄断地位会被削弱。不是取代，是错位竞争。第二，设计方法论的壁垒比工艺本身更难跨越。当华为把LogicFolding、Unified Bus、Hi-ONE整合成一套τ缩微体系，后来者要追赶，需要同时补多门课。

论文还给出了2031年等效1.4nm的路线图。这个目标需要多有源层堆叠、更细的混合键合间距、光互连全面渗透。每一步都踩在工程极限上。热管理、良率、测试、EDA工具链，任一环节卡住，整个路线图就会延后。

但论文传递的信号很明确：华为不只在讲理论，已经在做工程交付。生产级实测数据摆在那里，ChinaXiv论文的下载量已经超过5万次。中国科学杂志也已录用，投稿状态标注着"已被期刊录用"。

论文摘要里有一句话值得反复读：τ scaling是自Dennard缩放定律以来，第一个在整条计算栈上建立统一优化目标的缩放原则。Dennard定律撑着半导体行业走过了几十年，直到漏电流和散热让它在先进节点失效。此后行业进入了碎片化优化的时代。华为要把碎片重新拼起来。

技术史反复验证一点：真正的拐点不是某项技术突破，而是工程体系能稳定交付可用的产品。何庭波发V2版论文，本质是宣告这套体系过了工程验证关。后面要看的，是生态、工具链、产业链能不能跟上。跟不上，再好的架构也只能停在论文里。跟上了，后摩尔时代会多出一条路。不是替代谁的路，是证明被封锁的土壤里，能长出不同的树。

数据来源：Tingbo He. A time scaling theory for multi-layer electronic systems. ChinaXiv:202605.00224V2, 2026-07-03. 分类：电子与通信技术 >> 半导体技术. 期刊：《中国科学》已录用. DOI:10.12074/202605.00224

【声明】内容源于网络

AI驱动数字化转型

专注AI，促进智造行业数据衍生，服务智能制造企业的数字化、智能化，聚焦大模型私域部署、大模型微调、数据清洗、AI模型训练、私域知识库及agent技术延展等。行业智能，落地为先。

内容 1034

粉丝 0

AI驱动数字化转型专注AI，促进智造行业数据衍生，服务智能制造企业的数字化、智能化，聚焦大模型私域部署、大模型微调、数据清洗、AI模型训练、私域知识库及agent技术延展等。行业智能，落地为先。

总阅读7.0k

粉丝0

内容1.0k