5个关键问题的Q&A
Q1：V2 版本对比 V1 初稿，最关键更新是什么？
A：V1 仅为理论框架，V2 补充麒麟、昇腾全量量产实测数据，完善 CPU/AI 芯片十年演进路线，补充 τ 分层数学模型、垂直互连工艺指标，完整梳理热管理、EDA 工具、晶圆工艺偏差等落地痛点，理论落地性大幅增强。
Q2：τ 缩放和摩尔定律、邓纳德缩放本质区别？
A：摩尔 / 邓纳德以缩小晶体管尺寸为核心手段；τ 缩放将时延 τ作为统一优化目标，几何微缩只是降时延手段之一，同时兼容 3D 堆叠、光互连、架构优化等多路径，覆盖从器件到数据中心全栈。
Q3：LogicFolding 逻辑折叠能解决什么行业痛点？
A：先进光刻受限、单节点性能增长停滞；通过晶圆混合键合垂直分层缩短走线，固定成熟工艺下实现密度、主频、能效同步提升，无需跟进高价 EUV 先进节点。
Q4：AI 场景 3D 折叠为何优于传统 2.5D 封装？
A：传统 2.5D 算力随面积 N² 增长，但带宽 / I/O 仅沿边缘线性 N 增长；3D 折叠将存储、光互连垂直堆叠到芯片表层，带宽与算力同步 N² 扩容，解决带宽瓶颈。
Q5：τ 缩放理论对整个半导体产业有何长期意义？
A：建立跨工艺、电路、架构、系统统一评价标准；打破必须追逐顶尖光刻的唯一发展路径，先进封装、片上互联、光互连成为核心竞争力，为后摩尔时代提供全球通用产业演进路线。
作者：何庭波
*华为技术有限公司本版本发布于 2026 年 7 月 3 日
预印本编号：ChinaXiv:202605.00224v2*
通讯作者（邮箱：hetb@huawei.com）
摘要
六十年来，摩尔几何缩放法则推动了半导体行业发展。但这套行业发展范式已然失效：单纯缩小器件尺寸带来的技术红利持续衰减，前沿芯片单颗设计成本突破十亿美元，顶尖工艺节点下单位晶体管成本不再下降。本文提出一套全新的迭代演进准则 ——τ 缩放（韬定律）：不再以晶体管面积作为技术进步的核心衡量标准，而是将时间作为核心指标，统一使用单一特征时间常数 τ 作为全栈优化目标，覆盖从晶体管开关到数据中心业务负载，跨度达 12 个数量级。
文中给出两项量产级落地验证方案：
-
移动 SoC 场景：逻辑折叠（LogicFolding） 技术将数字、模拟、存储电路拆分至垂直堆叠的多层有源晶圆，在固定工艺节点、同等性能前提下，晶体管密度一次性提升 55%，功耗降低 41%； -
AI 算力系统场景：融合内存语义统一总线、近封装高密度光互连引擎 Hi-ONE、边缘至表层三维折叠的协同堆叠架构，预计到 2035 年硬件集成度实现百倍以上增长。
本文更深层的核心观点：τ 缩放是自邓纳德缩放理论问世以来，首套能够为完整计算软硬件栈建立统一优化目标的缩放准则。
关键词：τ 缩放（韬定律）、逻辑折叠、齿距比、晶圆混合键合、统一总线、高密度光互连引擎 Hi-ONE
1 引言
自 20 世纪 60 年代中期起，半导体行业始终以纳米尺寸衡量技术进步。行业遵循摩尔定律：每 18 个月晶体管密度翻倍、芯片频率提升、单逻辑门成本持续下降。摩尔定律既是产业经验总结，也构建了支撑整套计算软硬件栈的行业共识。如今这套共识已经难以为继。
7nm 节点之后，纯几何微缩带来的性能收益大幅缩水：光刻设备逼近图形化物理极限，极紫外（EUV）设备折旧成本占据晶圆制造成本大头，单位晶体管成本曲线趋于平缓，甚至出现上涨。对于无法获取顶尖光刻设备的企业，这一发展瓶颈来得更早、冲击更剧烈。
由此，行业核心问题发生根本性转变：我们不再追问 “晶体管还能缩到多小”，而是需要回答 “我们该缩放什么、以什么指标作为优化目标？”
过去六年，华为半导体团队在移动 SoC、AI 加速器、系统互联架构、先进封装领域完成大量硅片实测研究，最终得出结论：行业破局关键不在于下一代工艺节点、也不是新型晶体管架构，而是更换核心优化目标本身。本文提出，未来十年电子系统演进应当抛弃几何缩放，转而采用时间缩放：系统性压缩全栈各层级特征时间常数 τ，覆盖皮秒级晶体管开关、秒级数据中心业务响应的完整链路。
本文结合 2020 年 5 月至 2026 年 5 月量产交付的 381 款芯片工程实践，从科学方法论与产业路线图两个维度完整论证 τ 缩放理论。
2 几何缩放时代的落幕
半导体行业大半段发展史，核心目标只有一个：缩小晶体管。1965 年戈登・摩尔提出晶体管密度约每两年翻倍的观察结论；十年后罗伯特・邓纳德提出缩放理论，证明等比例缩小器件尺寸与电压可以维持恒定电场。几何缩放搭配邓纳德缩放，在近五十年间实现单位功耗、单位成本算力指数级提升。
这套发展体系分两个阶段走向瓦解：
-
2005 年前后，邓纳德缩放率先失效：电压无法随器件尺寸同步缩小，“暗硅时代” 正式开启； -
依靠鳍式场效应晶体管（FinFET）、环绕栅极晶体管（GAA）续命的几何缩放，在 7nm 节点后彻底失去收益。核心原因已有充分文献佐证：载流子速度饱和使沟道长度对固有延迟的影响从二次关系变为线性；局部互连寄生电阻、电容成为标准单元延迟的主要来源；掩模成本、EUV 设备折旧、复杂设计规则导致 2nm 节点单颗芯片设计预算突破十亿美元。
经济层面的后果同样无法回避：先进节点单位晶体管成本停滞，顶尖工艺下成本不降反升。支撑行业五十年的底层逻辑 —— 每一代产品用更低成本提供更多晶体管 —— 已经不复存在。
对华为半导体而言，产业转型叠加额外约束：无法获取顶尖光刻设备。寄希望于下一代工艺节点解决瓶颈已不现实。六年前几何缩放路线走到平台期，迫使我们直面一个根本性问题 —— 长远来看，整个行业终将面临相同困境。
3 优化核心：时间而非空间，摩尔时代真正的价值内核
从终端用户实际体验来看，摩尔定律本质从来无关几何尺寸。更小晶体管提升性能，根源是开关速度更快；更密集互连提升性能，根源是信号传输距离缩短；更高集成度提升性能，根源是数据跨模块交互更少。每一代工艺迭代，本质都是在压缩时间：器件层皮秒至纳秒、芯片层纳秒至微秒、系统层微秒至秒。空间微缩仅仅是压缩时间的手段。
认清这一点后，全新优化框架应运而生：将时间作为核心衡量指标。在晶体管、电路、芯片、系统每一层级定义特征时间常数 τ，以降低 τ 作为全栈统一优化目标。几何缩放仅作为降低 τ 的技术手段之一，而非唯一路径。
该准则命名为τ 缩放（韬定律），作为摩尔几何缩放的继任准则，指引半导体产业迭代。形式化分层模型如下：\(\tau =f(\tau _{晶体管},\tau _{电路},\tau _{芯片},\tau _{系统})\)\(\tau_{晶体管}\)、\(\tau_{电路}\)、\(\tau_{芯片}\)、\(\tau_{系统}\)分别对应四层硬件的特征时间常数；每一层的 τ 由下层总时延叠加本层硬件调度、通信开销共同构成。
如图 1 所示，τ 缩放的优化空间横跨约 12 个时间数量级（皮秒至秒），同时覆盖同等跨度的空间尺度（纳米至千米）。各层级拥有专属降时延优化路径：
- 晶体管层：
固有开关延迟。优化手段包括迁移率增强、应变工程、高 k 金属栅、GAA 器件，以及降低局部互连寄生 RC（当前互连寄生延迟已数倍高于晶体管固有渡越时间）； - 电路层：
信号路径 RC 传播延迟。优化手段包括低电阻率金属导线、低介电常数介质，其中价值最高的方案是通过垂直集成缩短走线长度； - 芯片层：
计算与访存延迟。优化手段包括架构设计、流水线深度、存储分层、片上互联网络； - 系统层：
端到端报文传输与同步时延。优化手段包括互联拓扑、协议栈、整机互联架构。
代际迭代通用公式
\(\tau_{n+1}=\frac{\tau_{n}}{\alpha}\)下标 n、n+1 分别代表当前代与下一代产品。受不同行业市场需求、优化优先级约束，各领域年度缩放系数 α 不存在统一标准。论文预测未来十年不同赛道的年度缩放系数：
-
移动终端：功耗、热功耗约束强，α≈1.3； -
自动驾驶：高安全实时响应要求，α≈1.5； -
大模型 AI 生成：吞吐量直接决定经济收益，α 最高可达 10。
τ 之所以能成为全新核心指标，而非原有指标的简单换名，核心优势在于全栈统一度量。频率、延迟、带宽、吞吐量，本质都由各层级 τ 决定。工艺工程师、电路设计师、系统架构师可基于同一套单位、同一套指标协同优化。τ 搭建起端到端全栈协同优化的统一语言；过去各层级独立优化、时序仅作为后置结果的发展模式宣告终结。
图 1 τ 缩放优化空间示意图：时间维度横跨皮秒～秒，空间维度横跨纳米～千米，划分为晶体管、电路、芯片、系统四层架构
4 逻辑折叠：移动 SoC 量产验证方案
τ 缩放的首个量产级验证落地在移动端。智能手机 SoC 具备独特属性：单颗芯片承载整套完整系统，不存在多插槽并行算力，无法依靠万级节点互联掩盖链路延迟；全部用户性能由单颗裸片提供，同时整机功耗仅数瓦，受手持设备散热极限严格约束。
2020 年后，顶尖工艺节点获取受限，行业核心难题变为：固定工艺节点下，如何持续实现代际性能提升？我们给出的解决方案即为逻辑折叠（LogicFolding）。
定义
逻辑折叠是一套芯片设计方法论：遵循时间缩放准则，将数字、模拟、存储电路拆分至多层垂直堆叠有源晶圆，同步优化性能、功耗、面积。
数字电路分为组合逻辑（寄存器间布尔运算网络）与时序逻辑（保存状态的触发器）。数字系统性能上限由相邻触发器之间的关键路径延迟决定，而延迟主要由互连寄生 RC 与路径门电路数量决定。传统平面设计将所有门电路平铺在单层晶圆，金属层布线完成信号连接；走线越长，寄生 RC 越大，关键路径速度越慢。
逻辑折叠摒弃平面设计假设：将关键路径门电路分散至两层（未来拓展至多层）垂直堆叠有源晶圆，通过超细间距混合键合完成层间互联。对电路设计者而言，两层晶圆等效为一套连续互联网络，标准单元如同新增金属层一般分布在晶圆层间。信号走线大幅缩短，寄生 RC 急剧下降，时钟偏移显著收窄，同一工艺节点下芯片可运行更高主频。
核心参数：齿距比（gear ratio）
想要充分释放逻辑折叠架构收益，必须控制混合键合层与顶层金属布线层的齿距比值（齿距比）。当垂直互连齿距无限接近顶层金属尺寸时，优化逻辑将发生本质变化：
-
传统粗间距垂直互连：仅能做离散优化，人工划分功能模块分配至不同裸片，模块间互联粒度粗糙，无法实现全局最优； -
逻辑折叠采用超细齿距混合键合：优化空间转为连续求解，可在标准单元细粒度完成跨层全局协同优化，配套自动化设计工具实现。
尽管顺序式 3D 集成理论上可实现器件级精细分层，但当前制造存在严重瓶颈：下层器件受上层制造高温热预算影响，性能大幅衰减。而晶圆对晶圆混合键合工艺成熟可控，是商用落地逻辑折叠、实现低齿距比的最优路线。
工程落地要求齿距比低于 3，比值越低优化效果越好。当前顶层金属齿距约 720nm，对应混合键合齿距需低于 2μm；理想齿距比趋近 1，此时键合界面布线损耗基本消失。实现该齿距需要产业链多年工艺联合开发，配套指标：套刻精度＜0.5μm、硅通孔尺寸 / 禁布区＜1.5μm、硅通孔齿距＜6μm、智能冗余修复后良率接近 100%。
实测数据：麒麟 2026 对比麒麟 9030 Pro
两款芯片采用完全相同成熟工艺节点，基线产品麒麟 9030 Pro 为传统平面设计，麒麟 2026 搭载逻辑折叠技术，实测指标如下：
-
晶体管密度：从 155 百万晶体管 / 平方毫米提升至 238 百万晶体管 / 平方毫米，单代提升幅度等同于传统几何缩放三年收益； -
1.1V 供电常温环境下，性能大核最高主频提升近 13%； -
跨双层晶圆搭建高速片上网络，数据通路面积缩减 55%，供电稳定性提升； -
硅后时钟偏移自适应调节，额外带来 5% 以上整机性能增益； -
SRAM 存储：关键路径缩短，单位比特能耗下降，运行频率提升 40% 以上； -
典型处理核心：双层折叠架构时钟缓冲器数量减少 50%、时钟偏移降低 25%、走线总长缩短约 30%。
散热与功耗优化
热管理是逻辑折叠架构核心挑战，对应方案为热感知分层布局规划：设计阶段主动规避高功耗电路堆叠，避免高功耗子系统空间相邻。利用逻辑折叠带来的性能冗余，麒麟 2026 可降低供电电压，在与麒麟 9030 Pro 同等性能前提下降低功耗。
表 1 同等性能下麒麟 2026 与麒麟 9030 Pro 功耗对比| 参数 | 麒麟 9030 Pro | 麒麟 2026 || ---- | ---- | ---- || 环境温度 | 25℃ | 25℃ || 供电电压 | 1.1V | 0.9V || 运行频率 | 2.75GHz | 2.5GHz || 同等性能归一化功耗 | 1 | 0.59 || 归一化芯片面积 | 1 | 0.625 || 归一化功率密度 | 1 | 0.944 |
同等性能条件下整机功耗降低 41%，功率密度下降 5.6%；全部收益均来自固定工艺节点下电路三维拓扑重构，无需全新光刻工艺。
短期产品保守设计与长期路线规划
2026 商用版麒麟逻辑折叠采用保守方案：混合键合齿距 1.5μm，硅通孔仅提升一代工艺，仅在核心关键路径局部折叠而非全芯片分层。即便如此，本年度大核主频可提升至 3.1GHz。
未来十年逻辑折叠将从局部关键路径分层，演进至三层、四层乃至更多有源晶圆全堆叠：低温混合键合放宽层间热预算，硅通孔布线下沉至第六层金属，释放 30% 以上高层布线资源。2026 至 2035 年晶体管密度目标突破 400 百万晶体管 / 平方毫米；麒麟 CPU 大核主频持续提升，2029 年突破 4GHz。
表 2 麒麟 CPU 性能大核频率演进路线| 年份 | 芯片型号 | 架构 | 主频 | 状态 || ---- | ---- | ---- | ---- | ---- || 2023 | 麒麟 9000S | 平面设计 | 2.6GHz | 量产 || 2024 | 麒麟 9020 | 平面设计 | 2.65GHz | 量产 || 2025 | 麒麟 9030 Pro | 平面设计 | 2.75GHz | 量产 || 2026 | 麒麟 2026 | 逻辑折叠 | 3.1GHz | 流片完成 || 2027 | 麒麟 2027 | 逻辑折叠 | 3.39GHz | 流片规划 || 2028 | 麒麟 2028 | 逻辑折叠 | 3.71GHz | 预流片 || 2029 | 麒麟 2029 | 逻辑折叠 | 4GHz | 预流片 |
图 4 麒麟系列晶体管密度与性能大核频率预测趋势（2023–2031）
逻辑折叠核心指标汇总
-
混合键合齿距：麒麟 2026 实现 1.5μm，长期目标齿距比≈1； -
晶圆套刻精度：低于 0.5μm； -
硅通孔规格：尺寸 / 禁布区＜1.5μm，齿距＜6μm，失效故障率＜100ppm，智能修复率 99.9%； -
良率：智能冗余方案实现接近 100%； -
晶体管密度：单代从 155 提升至 238MTr/mm²； -
SoC 大核同等性能功耗下降 41%、主频提升 13%； -
SRAM 运行频率提升 40% 以上； -
典型核心：时钟缓冲器 - 50%、时钟偏移 - 25%、走线长度 - 30%。
5 皮秒至微秒：AI 数据中心场景的 τ 缩放落地
自然会产生疑问：诞生于毫瓦级手机终端的 τ 缩放理论，能否适配千兆瓦级 AI 训练与推理集群？AI 工作负载处于 τ 时间尺度另一极端：不再是单颗芯片，而是成千上万颗芯片协同运算，过去十年总算力增长六个数量级。答案是可行，但必须将 τ 作为系统级优化目标，打通完整链路，而非仅局限于单颗加速器内部。
两大行业现状决定 AI 场景的 τ 优化逻辑：
-
AI 系统规模持续扩张：单芯片→数十颗→数百颗，如今正向万级节点演进； -
现代 AI 集群 80% 以上能耗消耗在数据搬运，70% 系统成本用于存储设备。核心结论：缩短芯片间、机架间、封装内的数据传输时延，其重要性不亚于降低单芯片计算延迟。
AI 场景 τ 缩放依托三层协同架构：统一总线（Unified Bus）、近封装高密度光互连引擎 Hi-ONE、封装拓扑重构3D 折叠。这套全栈方案系统性压缩分布式 AI 系统的整体时延 τ：
-
统一总线：原生内存语义互联消除多层协议转换开销，大幅降低跨节点通信延迟； -
Hi-ONE 近封装光 I/O：直接压缩物理信号传输时延； -
3D 折叠：将边缘资源迁移至垂直表层，解决 2.5D 扇出架构算力与带宽缩放不匹配矛盾，降低片内寄生 RC。
三层技术协同，让大规模 AI 集群逻辑上等效为单台统一计算实体，完整落地 τ 缩放系统级目标。
5.1 统一总线（UB）：以 τ 为核心的整机互联架构
传统多节点加速器架构数据传输需要多层协议封装：PCIe 对接主机、机箱内 NVLink / 私有互联、机箱间以太网 / 无限带宽，上层叠加软件远程内存访问。每一层协议转换都会引入序列化、DMA 缓存、握手交互，额外增加延迟、降低可靠性、抬高硬件成本。
统一总线用单一协议替代多层栈，实现机箱内、跨机箱对等互联，全系统原生暴露内存语义。数据传输简化为内存层无转换点对点收发，硬件维护缓存一致性，取代软件消息转发。
图 5 统一总线架构示意图(a) 统一总线原生支持内存访问、消息传递、统一远程调用，实现跨异构 CPU/NPU/GPU/DPU/ 内存资源池化；(b) 低开销内存读写架构。
实测优化收益达两个数量级：传统 TCP/IP 协议栈远程访问延迟数十微秒，统一总线降至约 100 纳秒，通信链路系统 τ 降低约 500 倍。机架尺度下，整套集群趋近单颗一致性芯片，内部命名为 “系统即单芯片（System-as-One-Chip）”。
5.2 Hi-ONE 近封装光互连引擎
通信延迟优化完成后，新瓶颈随之产生：单机架芯片密度提升，功率密度、电气串行收发器（SerDes）抵达物理极限。单 AI 芯片 400Gb/s 带宽下铜缆稳定可靠；单芯片带宽进入 Tb/s 级别后，铜缆方案不再具备可行性：SerDes 传输距离大幅缩短、线缆臃肿、面板安装困难，散热与供电裕量耗尽。
华为半导体自研高密度光互连节点引擎 Hi-ONE：近封装集成光引擎，单模块带宽 8Tb/s，单条光链路即可匹配单颗 AI 芯片统一总线带宽。将 SerDes 传输距离从 100 厘米缩短至 5 厘米，摆脱笨重铜缆，机架间传输距离从不足 1 米拓展至 100 米，千兆瓦级高密度数据中心互连具备物理落地条件。
Hi-ONE 设计思路同样遵循 τ 缩放逻辑：摒弃高开销数字信号处理单元，采用线性模拟均衡驱动与跨阻放大器；适度放宽比特误码率，通过协议层与物理层跨层权衡，降低功耗、成本、集成难度，完美诠释 τ 缩放倡导的全栈协同取舍思路。
图 6 Hi-ONE 芯片结构示意图：光学连接器与光纤、硅光子芯片、片上集成光源一体化封装
5.3 2.5D 扇出架构困境，3D 折叠成为必然选择
AI 加速器无法长期依赖 2.5D 扇出架构的底层几何矛盾：假设裸片边长为 N：
-
算力容量与面积成正比，缩放系数 N²； -
内存带宽、互连通道、供电走线沿裸片边缘排布，仅与周长成正比，缩放系数 N。
算力二次方增长、带宽线性增长的差距持续扩大，即为扇出架构固有矛盾。该矛盾仅靠晶体管工艺优化无法解决，属于拓扑结构底层缺陷。
3D 折叠破解该矛盾：将带宽、供电、光 I/O 等原本排布在裸片边缘的资源迁移至垂直堆叠表层。背侧供电、集成稳压、混合键合内存、Hi-ONE 光互连全部垂直集成，带宽、供电、算力同步实现 N² 级同步扩容。封装不再是逻辑裸片外围环绕存储与收发器，而是逻辑、存储、互联、供电垂直一体化堆叠。
AI 芯片长期路线规划
-
2030 年前：昇腾 SuperPoD 系列（2025 昇腾 910C、2026 昇腾 950、后续昇腾 990）采用芯粒、2.5D 扇出、微凸块 / 标准间距混合键合 3D 堆叠成熟方案； -
2030 年前后：昇腾 990 首次将逻辑折叠引入 AI 加速器； -
2030–2035：3D 折叠成为 τ 缩放迭代核心载体，预计 2035 年硬件集成度增长超 100 倍，全链路分层压缩 τ，不再单一依赖器件工艺微缩。
AI 系统 τ 缩放核心收益汇总
-
统一总线远程访问延迟：数十微秒→约 100 纳秒，系统 τ 降低≈500 倍； -
Hi-ONE 单模块带宽 8Tb/s，匹配单芯片统一总线带宽； -
Hi-ONE 电气传输距离 100cm→5cm，面板间传输距离＜1 米拓展至 100 米； -
2.5D 底层矛盾：算力∝N²，边缘带宽 / I/O/ 供电∝N； -
3D 折叠：带宽、光互连、供电从边缘迁移至垂直表层，实现算力与带宽同步 N² 扩容； -
2026–2035 硬件集成度预测增长：＞100 倍。
6 逻辑与存储：从分离走向重新融合
τ 缩放理论引申出一条重要产业推论，兼具技术与经济双重影响。8086 处理器时代，行业刻意通过标准化内存总线拆分处理器与存储，两大赛道独立迭代：处理器跟随摩尔定律快速提升性能，存储厂商发展独立庞大市场。
AI 时代正在逆转逻辑与存储分离格局：算力密度持续扩张，内存带宽、延迟、功耗、封装全面抵达极限。HBM 高带宽内存、混合键合、3D 堆叠 SRAM 都是同一底层趋势的表象：对 AI 负载而言，数据搬运的重要性等同于计算本身。逻辑与存储被迫深度物理集成，供应链话语权逐步向存储、先进封装厂商倾斜。
技术发展方向清晰，但经济分配模式尚未定型。AI 硬件时代的长期赢家，将是能够完成逻辑存储深度融合、搭建长期共赢产业合作模式的企业。τ 缩放量化每一层硬件分离带来的全栈时延成本，迫使行业无法回避这一结构性问题。
7 现存待解决挑战
将 τ 缩放描绘为一套完美无缺的成熟体系存在误导，仍存在多项核心开放性难题，下文列出当前攻关方向，同时开放行业协同合作：
7.1 设计工具链与设计方法学
现有 EDA 工具诞生于面积、时序、功耗独立优化的时代，系统 τ 仅作为后置结果。全规模逻辑折叠要求工具链将多层堆叠裸片视为单一连续设计单元：在标准单元细粒度完成分层划分、三维空间协同布局、跨晶圆时序收敛，同时处理垂直互连寄生、硅通孔禁布区、晶圆间工艺偏差等传统二维工具无法适配的问题。内部已开发初代工具实现基础验证，完整方法论将在后续发布。一套原生适配 τ 缩放、多物理场耦合、三维原生的开放 EDA 工具链，是未来十年最重要的基础投入。
7.2 晶圆间工艺偏差
逻辑折叠绑定不同批次、甚至不同工艺节点的晶圆，晶圆间阈值电压、驱动电流、互连 RC 偏差远大于单片晶圆内部偏差，对时钟分布、保持时间裕量冲击显著。配套解决方案包括智能冗余、自适应补偿、面向 τ 缩放的签核流程。
7.3 垂直互连固有损耗
每一处混合键合、硅通孔都会引入寄生电阻电容，硅通孔禁布区会占用标准单元面积。逻辑折叠分层优化必须满足不等式：垂直分层缩减走线、有效硅面积带来的 τ 收益 ＞ 垂直互连 RC 引入的 τ 损耗当前移动端关键路径、存储模块已满足该阈值；阈值与业务负载强相关，随着键合齿距持续缩小，适用范围会持续拓宽。
7.4 能耗约束
τ 缩放仅定义时间优化准则，不直接约束能耗。一套硬件可以提速 10 倍、功耗同步提升 10 倍，虽不违反 τ 缩放，但会超出电网供电上限。因此 τ 缩放必须配套能耗优化方案：消除多层协议开销的内存语义互联、单比特功耗降低数个数量级的近封装光互连、背侧供电、存内 / 近存计算，以及数据中心级动态电压频率调节（DVFS）—— 和手机电池续航优化底层逻辑一致。τ 缩放带来的时延冗余，可反向用于降低整机功耗。
7.5 行业基准测试体系
当前主流性能基准（Linpack、MLPerf、SPEC）诞生于单标量衡量性能的时代。面向 τ 缩放的产业需要一套 τ 特征基准套件，量化各层级主导时延与优化余量；某一层级时延占主导，即为下一阶段重点研发方向。
8 六年实践，十年展望
2020 年 5 月至 2026 年 5 月，华为半导体面向移动、AI、自动驾驶、工业、基础设施市场完成 381 款芯片量产落地，全产品线验证 τ 缩放理论有效性：
-
器件与电路层：晶体管密度持续提升，2031 年目标突破 400MTr/mm²； -
芯片层：移动 SoC 逻辑折叠实测，固定工艺节点下主频、能效、密度同步迭代； -
系统层：统一总线、Hi-ONE 实测将数十微秒通信时延压缩至百纳秒级，万级 AI 集群等效单颗一致性整机； -
未来路线：2029 年前 CPU 大核主频突破 4GHz；3–5 年内麒麟 SoC 综合能效翻倍；2035 年前 AI 硬件集成度增长超 100 倍。
超越单款产品的核心价值在于方法论革新：τ 缩放是邓纳德缩放之后，首套覆盖完整计算软硬件栈的统一优化指标。工艺工程师、电路设计师、架构师、系统软件团队从此拥有统一衡量单位，任何层级优化必须最终降低系统整体 τ 才算有效。同时为产业战略、资本投入提供全新判断标准：研发投入应当追随 τ 指标，而非单纯追逐先进光刻节点；封装、内存带宽、整机互联架构将获得与先进逻辑工艺同等重要的战略地位。
对于接受摩尔定律等同于产业进步的一代工程师而言，这套转型存在认知门槛。但几何缩放时代已经落幕，否认现实无法形成有效产业策略。依靠器件微缩实现加速的时代，正在转向依托全多层电子系统 τ 协同优化的全新周期。未来 6–10 年率先以 τ 为核心优化目标的企业、研究团队与产业生态，将定义下一代计算产业格局。
未来十年研发路线清晰，仍存在大量开放性难题，单一企业无法独立攻克：工具链、行业标准、基准测试、器件物理、产业经济模型均需要全行业协同。本文既是一线工程实践总结，也面向全行业开放协同合作。前路挑战重重，但发展方向明确。
作者简介
何庭波，华为半导体业务负责人。带领团队 2020–2026 年完成 381 款覆盖移动、AI、自动驾驶、基础设施的芯片量产，主导本文 τ 缩放理论、逻辑折叠、统一总线、Hi-ONE 全套技术研发。
致谢
本文成果来自华为半导体数千名工程师六年持续攻坚，同时感谢晶圆厂、设备、EDA、整机全产业链合作伙伴协同研发，感谢广大客户长期支持。
参考文献
[1] Moore G E. 将更多元器件塞进集成电路. Electronics, 1965, 38: 114–117.[2] Dennard R H, Gaensslen F H, Yu H N, 等。采用离子注入 MOS 管的极小尺寸设计. IEEE 固态电路期刊，1974, 9: 256–268.[3] Wong H S P. 超越传统晶体管. IBM 研发期刊，2002, 46: 133–168.[4] Zhirnov V V, Cavin R K, Hutchby J A, 等。二元逻辑开关缩放极限理论推演. IEEE 会刊，2003, 91: 1934–1939.[5] Moore G E. 光刻技术与摩尔定律未来. SPIE 会刊，1995, 2437: 2–17.[6] Taur Y, Ning T H. 现代超大规模集成电路器件基础（第三版）. 剑桥大学出版社，2021.[7] IEEE. 2023/2024 国际器件与系统路线图（IRDS）：互连与超越摩尔器件章节. IEEE, 2024.[8] Flamm K. 摩尔定律量化研究：价格、成本、质量指数实证。美国国家经济研究局报告，2018.[9] Soulié J P, Sankaran K, Troeye B V, 等。先进互连备选金属材料筛选。应用物理期刊，2024, 136: 171101.[10] Batude P, Ernst T, Arcamone J, 等。顺序式 3D 集成：CMOS 与新型器件异构协同关键技术. IEEE 新兴专用电路系统期刊，2012, 2: 714–722.[11] Hennessy J L, Patterson D A. 计算机架构新黄金时代. ACM 通讯，2019, 62: 48–60.[12] Zuo P, Lin H, Deng J, 等。华为云 384 集群大语言模型部署. arXiv 预印本，2025, arXiv:2506.12708.[13] Loh G H, Xie Y, Black B. 3D 裸片堆叠处理器设计. IEEE 微处理器期刊，2007, 27: 31–48.[14] Chen M F, Chen F C, Chiou W C, 等。集成芯片系统 SoIC™面向 3D 异构集成. 2019 电子元器件与技术大会论文集，2019.[15] Chen Y M, Ko T, Ting K C, 等。台积电下一代 SoIC 平台面向高性能计算. 2024 国际电子器件大会论文集，2024.[16] Ingerly D B, Amin S, Aryasomayajula L, 等. Foveros：面向逻辑器件的面对面 3D 集成. 2019 国际电子器件大会论文集，2019.[17] Gomes W, Morgan S, Phelps B, 等. Meteor Lake 与 Arrow Lake：英特尔新一代 Foveros 客户端 3D 架构. 2022 Hot Chips 34 研讨会论文集，2022.[18] Wuu J, Agarwal R, Ciraula M, 等. 3D V-Cache：面向 7nm X86 CPU 混合键合 64MB 堆叠缓存. 2022 国际固态电路大会论文集，2022: 428–429.[19] Vinet M, Batude P, Fenouillet-Béranger C, 等。顺序 3D CoolCube™集成带来的机遇. 2016 欧洲固态器件研究会议论文集，2016: 226–229.[20] Santos C, Vivet P, Thuries S, 等. CoolCube™单片与硅通孔 3D 集成热性能. 2016 三维系统集成大会论文集，2016.[21] Mallik A, Vandooren A, Witters L, 等。顺序 3D 集成对半导体缩放路线图的影响. 2017 国际电子器件大会论文集，2017.[22] Vandooren A, Witters L, Franco J, 等。顺序 3D 集成：面向先进 IC 设计与工艺的核心挑战. 2018 国际集成电路设计与技术大会论文集，2018.[23] Jiang Z, Lin H, Zhong Y, 等. MegaScale：面向大模型训练万 GPU 系统设计与部署. 2024 USENIX 网络系统设计与实现研讨会论文集，2024.[24] Narayanan D, Shoeybi M, Casper J, 等. Megatron-LM：超大语言模型高效训练. 2021 高性能计算、网络、存储与分析大会论文集，2021: 1–15.[25] Horowitz M. 计算产业能耗难题（及解决路径）. 2014 国际固态电路大会论文集，2014: 10–14.[26] Gholami A, Yao Z, Kim S, 等. AI 与内存墙困境. IEEE 微处理器期刊，2024, 44: 33–39.[27] Aminabadi R Y, Rajbhandari S, Zhang M, 等. DeepSpeed 推理：超大模型高效推理. 2022 高性能计算、网络、存储与分析大会论文集，2022.[28] Liu Y, Jiang L, Li D, 等。字节跳动 Jakiro：虚拟私有云 RDMA 与 TCP 加速. 2025 ACM SIGCOMM 大会论文集，2025: 114–128.[29] Firestone D, Putnam A, Mundkur S, 等. Azure 加速网络：公有云智能网卡. 2018 USENIX 网络系统设计与实现研讨会论文集，2018: 51–64.[30] Liao H, Liu B Y, Chen X P, 等. UB-Mesh：多层级 n 维全互联数据中心网络架构. IEEE 微处理器期刊，2025, 45: 20–29.[31] Yuan Y, Peng Y, Cheung S, 等。全硅光子学与系统发展展望. APL 光子学，2025, 10: 060901.[32] Shekhar S, Bogaerts W, Chrostowski L, 等。硅光子学下一代路线图。自然通讯，2024, 15: 751.
翻译说明
-
专有名词统一采用行业通用官方译法：τ scaling：τ 缩放 / 韬定律；LogicFolding：逻辑折叠；Unified Bus：统一总线；Hi-ONE：高密度光互连节点引擎；gear ratio：齿距比；hybrid bonding：混合键合； -
芯片型号、专业电路、封装、光刻、EDA 术语遵循国内半导体行业标准表述； -
公式、图表标注、表格数据、参考文献完整保留原文结构； -
V2 版新增量产数据、产品路线、AI 系统完整方案全部完整译出，无删减； -
兼顾学术严谨性与中文阅读流畅度，长难句拆分适配中文科技论文表达习惯。
