在先进封装技术体系中，凸点（Bump）是实现芯片与基板、芯片与中介层、芯片与芯片之间电气互连与机械连接的核心结构。随着封装密度持续提升，凸点技术已分化为多条技术路线。本文针对当前应用最广泛的C4 Bump、C2 Bump（Cu Pillar）和uBump三种类型，从结构特征、工艺路径、力学行为及适用场景四个维度进行系统性比较。
一、结构组成与工艺路径
1. C4 Bump（Controlled Collapse Chip Connection）
C4 Bump为纯焊料凸点，其结构为直接设置于芯片焊盘或中介层焊盘上的焊料球，底部可包含UBM（Under Bump Metallization）层。焊料成分通常为高铅焊料或锡银共晶合金。
典型工艺路线：
在芯片完成钝化层开口后，通过溅射或蒸镀方式制备UBM（常用Ti/Cu或TiW/Cu），随后采用电镀或丝网印刷方式在UBM上沉积焊料，最后经回流工艺使焊料熔融成球。对于大尺寸焊球，亦可采用植球机进行机械放置后再回流。
关键尺寸范围：
焊球高度通常为100 μm至150 μm，凸点间距不小于130 μm。
2. C2 Bump（Cu Pillar Bump）
C2 Bump为铜柱加焊料帽的复合结构。底部为UBM层，其上电镀生长铜柱，铜柱顶部覆盖一层锡银焊料帽。
典型工艺路线：
在芯片焊盘上通过物理气相沉积（PVD）制备Ti/Cu种子层，涂布厚光刻胶并进行曝光显影以定义凸点图形，随后在图形区域内电镀铜柱（高度约50～100 μm），再电镀SnAg焊料帽，去除光刻胶并刻蚀种子层，最后进行回流使焊料帽成球。
关键尺寸范围：
铜柱高度50～100 μm，总高度约80～120 μm，凸点间距可缩小至40～130 μm。
3. uBump（Micro Bump）
uBump为微型铜柱加极薄焊料帽的结构，其设计目标为超细间距下的高密度互连。
典型工艺路线：
与C2 Bump类似，同样经PVD种子层、光刻、电镀工序，但铜柱高度显著降低（约5～10 μm），焊料帽厚度约5～8 μm。由于焊料体积极小，无法采用机械植球，必须通过电镀方式精确控制焊料沉积量。回流后焊料帽呈扁平状，塌陷幅度极小。
关键尺寸范围：
总高度约10～20 μm，凸点间距可低至10～50 μm。
二、力学与电气行为差异
1. 回流塌陷与自对准能力
C4 Bump：回流过程中焊料完全熔融，在表面张力作用下芯片自动向焊盘中心位置调整，自对准能力强，允许贴片设备具有较低的精度要求（±25 μm级别）。但焊料塌陷幅度大，导致芯片与基板间的间隙（standoff）主要由焊球最终形状决定。
C2 Bump：铜柱在回流中保持固态不塌陷，焊料帽仅熔融连接。芯片自对准能力明显弱于C4，需要高精度贴片机（精度优于±5 μm）。但铜柱维持了固定的互联高度，有利于热管理设计和应力分布预测。
uBump：焊料帽体积微小，回流时几乎无塌陷，自对准效应可忽略。必须采用热压键合（TCB）工艺，在施加压力的同时加热，使焊料与对侧铜焊盘形成可靠的金属间化合物（IMC）连接。
2. 应力响应与可靠性
C4 Bump：全焊料结构柔性较好，对芯片与基板之间的热膨胀系数（CTE）失配具有较好的吸收能力，适合大尺寸有机基板封装。
C2 Bump：铜柱刚性高，应力主要集中于焊料帽与铜柱交界处以及铜柱底部与UBM的过渡区域。在高热循环载荷下，角部凸点易发生疲劳断裂。设计时需优化UBM下方金属布线以分散应力。
uBump：极矮结构使得剪切力力臂大幅缩短，抗剪切疲劳性能优异。但该结构对芯片整体翘曲极为敏感，当晶圆或芯片翘曲量超过一定阈值（通常为几十微米）时，凸点键合过程中易产生开裂或桥接缺陷。
3. 电流承载能力
C4 Bump：全焊料电阻率较高，且截面积受焊球尺寸限制，典型额定电流约0.5 A/球。
C2 Bump：铜柱电阻率显著低于焊料，且具有更好的热导率，额定电流可达1.5 A/球以上。
uBump：铜柱截面积较小，单点电流承载能力有限（通常低于0.3 A/球），但在高密度信号传输场景下，信号完整性优势显著，支持每通道10 Gbps以上的高速信号。
三、典型应用场景与层级搭配
1. 各类型适用边界
C4 Bump：适用于常规I/O数量（少于1000个）、粗间距（≥130 μm）的封装场景，如消费电子主芯片的标准FCBGA封装、电源管理芯片等。其成本优势明显，工艺流程成熟，设备供应链完善。
C2 Bump：适用于I/O数量较高（1000～3000个）、间距中等（80～130 μm）的高性能计算芯片，包括服务器CPU、高端GPU及FPGA。铜柱结构支持更高工作频率和更大工作电流，同时有利于芯片背面散热。
uBump：专用于超高密度互连场景，包括芯片与芯片之间的3D堆叠（如逻辑芯片与DRAM堆叠）、芯片与硅中介层的互连（如HBM堆叠）、以及Chiplet架构中的die-to-die互联。其应用领域为需要数千个互连点且间距小于50 μm的先进封装。
2. CoWoS封装中的标准层级组合
在台积电CoWoS（Chip-on-Wafer-on-Substrate）封装技术中，三种凸点按层级分工明确：
芯片→硅中介层（Silicon Interposer）：使用 uBump。此层为最高密度互连，传输芯片间高速信号及部分数据总线。
硅中介层→封装有机基板（Package Substrate）：使用 C2 Bump。此层承担由中介层引出的大量I/O信号及电源/地网络，间距适中，需兼顾密度与电流承载。
封装基板→印刷电路板（PCB）：使用 C4 Bump。此层为标准球栅阵列（BGA），间距最宽，焊球尺寸最大，主要实现系统级板卡连接。
需注意，CoWoS的分支技术中，如CoWoS-L（采用局部硅桥而非整片中介层）为降低成本，可能在中介层到基板环节选用大间距C4替代C2，但芯片到中介层仍保持uBump方案。
四、工艺实现的注意事项
1. uBump无法采用植球工艺
uBump的焊料帽尺寸极小（直径通常小于30 μm），机械植球设备无法实现如此微小球体的精确拾取与放置。实际量产中，uBump的铜柱与焊料帽全部通过电镀方式完成，电镀高度通过电流密度与时间精确控制。
2. C2与uBump的种子层刻蚀差异
C2与uBump在电镀完成后，需刻蚀去除光刻胶外的PVD种子层（Ti/Cu）。由于uBump凸点间距极细，刻蚀过程中需严格控制侧向腐蚀量，否则易造成相邻凸点底部短路或UBM尺寸缩减。
3. 热压键合对uBump的必要性
由于uBump缺少自对准能力，且焊料体积有限无法充分浸润焊盘，必须采用热压键合设备。键合过程中需精确控制温度曲线、压力大小及压合时间，以保证焊料与对侧铜焊盘形成连续且厚度适中的Cu-Sn IMC层（通常要求IMC厚度控制在2～5 μm）。
五、选型决策参考
选型原则摘要：
消费级芯片、标准FCBGA封装、粗间距且对成本敏感者，优先选用C4 Bump。
高性能CPU/GPU、需较高电流密度和中等间距者，优先选用C2 Bump。
3D堆叠、HBM、Chiplet等超细间距高密度互连场景，必须选用uBump，并配套热压键合工艺。
结语
C4 Bump、C2 Bump与uBump分别对应了封装互连密度从低到高的三个层次，其结构差异直接决定了工艺难度、可靠性与成本。在实际工程设计中，选型不仅取决于I/O数量与间距要求，还需综合考量电流密度、热循环寿命、芯片翘曲控制及量产良率等因素。随着2.5D/3D封装技术的持续演进，三类凸点将在不同层级中长期共存，形成互补的技术矩阵。对于设计者而言，准确理解各类凸点的物理特性与工艺约束，是确保封装方案可行性与竞争力的基础。
