6月底，应用材料举办了“2026 DRAM与先进封装大师课”（2026 DRAM & Advanced Packaging Master Class）。6月29日，应用材料正式发布面向AI芯片量产的3D芯片制造整套设备产品线。
此次发布的核心背景是：AI模型规模快速扩大，数据传输量与运算需求倍增，“记忆体墙”（Memory Wall） 已成为限制AI性能的重要瓶颈——记忆体频宽与能源效率的提升速度已落后于算力的增长。高性能计算对高带宽存储器（HBM）与3D先进封装的需求呈爆发式增长。
一、核心创新要点
（一）六款全新半导体制造系统
应用材料推出六款全新系统，覆盖DRAM外延、先进封装沉积/平坦化、电子束制程控制三大产品领域：
1. DRAM外延系统：Centura Prime Epi（升级版）
将原本应用于先进逻辑芯片的外延技术导入次世代DRAM周边电路。通过选择性生长掺杂矽锗（SiGe）与磷化矽（SiP），结合先进应变工程与精准掺杂控制，提升电晶体驱动能力与能源效率。新系统占地面积缩小约20%，有助于DRAM晶圆厂提升设备密度、加速扩产。
2. 先进封装CMP平台：Opta Quad
专为先进封装设计的化学机械平坦化设备，可在研磨过程中即时监控晶圆状态并动态调整参数，大幅提升晶圆表面平坦度与厚度均匀性。对于混合键合（Hybrid Bonding）制程的接合良率具有关键影响。随着HBM堆叠层数由12层向16层、20层以上发展，CMP制程的重要性正快速提升。
3. 电化学沉积（ECD）系统：Nokota Vmax 2
通过自适应图案调校（APT）技术动态控制电镀过程中的电场，提高整片晶圆铜沉积均匀性并减少缺陷。主要用于矽穿孔（TSV）填充及微凸块（Micro Bump）形成，解决多层芯片堆叠时互连结构高低不均的问题。
4. PECVD系统：Producer Avila 2
在TSV结构周围沉积应力平衡介电薄膜，专门解决HBM高层堆叠过程中的晶粒翘曲与变形问题。支援12层、16层甚至更高层数HBM堆叠设计。
5. 电子束量测系统：VeritySEM 7AP
将晶圆厂等级的电子束量测技术延伸至先进封装，可对混合键合铜垫、TSV、微凸块等三维特征进行次10奈米精度的关键尺寸量测。
6. 电子束缺陷分析系统：SEMVision G7AP
高解析度辨识矽基板、有机基板与玻璃基板上的微小缺陷，并通过AI自动分类。由于HBM堆叠结构高度复杂，单个微粒或键合缺陷都可能导致整个堆叠失效。
（二）战略意义：打通从DRAM前端到3D封装的全链条
应用材料本次整合沉积、抛光、量测多品类设备，形成覆盖2.5D与3D集成全流程的工具方案，覆盖从逻辑芯片、存储芯片到异构封装的完整制造环节。应用材料半导体产品事业群总裁Prabu Raja指出： “逻辑与记忆体制程的界线正逐渐融合”——推动先进逻辑性能提升的电晶体与材料技术，正成为DRAM的必要技术。
（三）市场背景：AI驱动的结构性变革
WFE市场扩张：全球晶圆厂设备（WFE）市场规模正向3,000亿美元迈进，与以往主要由数量驱动的景气循环不同，当前是 “更高的系统出货量+上升的系统价格” 双轮驱动。
芯片产业规模：2026年整体芯片产业营收预计逼近1兆美元。
DRAM与先进封装增速：DRAM和先进封装的成长速度预计将超越整个晶圆厂设备市场。
封装业务指引：应用材料预计2026日历年的封装业务收入增长超过50%。
半导体设备业务：预计2026日历年半导体设备业务增长超过30%。
二、投资分析
（一）机构观点与目标价
大师课及产品发布后，多家机构上调应用材料目标价：
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Jefferies预计AMAT 2026财年EPS为14.01美元、收入约367亿美元；2027财年EPS为18.06美元、收入约442亿美元。
（二）股价表现
6月29日，应用材料股价大涨10.82%，收于694.64美元，创历史收盘新高。
6月累计涨幅超过50%，2026年以来累计涨幅高达170.3%。
半导体设备板块同步走强：科林研发（LRCX）涨8.39%、泰瑞达（TER）涨6.03%、科磊（KLAC）涨11.97%。
（三）核心投资逻辑
1. 结构性增长而非周期性波动
本次设备发布并非简单的行业景气上行，而是AI驱动的结构性变革。HBM堆叠、芯粒异构集成、混合键合等3D先进封装技术正从概念走向大规模量产。AI芯片竞争已不仅追求算力，更在于解决“记忆体墙”瓶颈。
2. 全链条设备能力构筑壁垒
应用材料补齐了平坦化、薄膜沉积、精密计量检测的全链条设备能力，形成覆盖DRAM前端外延到后端3D封装的完整解决方案。这种一站式方案能力在先进封装领域具有显著的竞争壁垒。
3. DRAM“逻辑化”带来增量市场
DRAM正逐渐导入更多晶圆代工逻辑技术（如FinFET、CMOS键合阵列），推高了制程密集度，也扩大了应用材料在每片晶圆所能服务的市场。
4. 长期能见度高
公司下游大型客户已提供8个季度的滚动需求预测，为满足需求，公司计划将制造产能提升一倍，预计业务增长将持续至2027年及以后。
（四）风险提示
估值偏高：2026年以来股价涨幅已超170%，短期估值压力不容忽视。
半导体行业周期性：尽管当前由AI驱动，但半导体设备行业仍具周期性特征。
地缘政治风险：美国对华半导体出口管制可能影响部分市场。
竞争加剧：泛林集团（LRCX）、科磊（KLAC）等竞争对手同步受益于行业景气，也在积极布局相关领域。
CEO减持：7月1日有报道称CEO以约700.36美元均价出售了约4,084万美元的股票，需关注内部人交易信号。
三、总结和展望
应用材料2026年6月举办的DRAM与先进封装大师课及随后的产品发布，标志着半导体产业正经历从“计算瓶颈”到“记忆体瓶颈”的战略转折。公司推出的六款新系统覆盖DRAM外延、先进封装CMP/ECD/PECVD、电子束量测/检测全链条，直接瞄准HBM堆叠、混合键合、芯粒异构集成等AI芯片最关键的制造环节。
从投资角度看，应用材料正处于AI驱动的结构性增长机遇的核心位置——DRAM的“逻辑化”趋势、先进封装的爆发式需求、以及公司全链条设备能力，共同构成了其长期增长的多重引擎。多家机构在大师课后大幅上调目标价，反映出市场对这一战略定位的高度认可。
然而，股价在2026年已累计上涨超170%，短期估值已充分反映了诸多利好预期。投资者需在结构性增长逻辑与短期估值压力之间做出权衡，同时密切关注半导体行业周期、地缘政治及竞争格局的变化。
应用材料公司（AMAT）探讨面向人工智能驱动的半导体增长的DRAM与先进封装创新
Company Participants
迈克尔·沙利文——投资者关系企业高级副总裁 凯文·莫赖斯 索尼·瓦尔格斯 金浩·安 利奥尔·恩格尔
Presentation
迈克尔·沙利文 投资者关系公司副总裁
大家好，欢迎回到应用材料公司（Applied Materials）大师课系列。几年前，我们曾预测，人工智能浪潮将推动半导体行业在2030年实现每年1万亿美元的销售额。在此期间，我们建模测算出晶圆厂设备（WFE）市场的构成大致为：约三分之一为先进制程、代工与逻辑芯片设备，三分之一为ICAPS（成像、传感器、模拟、功率与分立器件）设备，另外三分之一为存储器设备；而存储器设备中，DRAM与NAND则各占一半。
今天，我们看到AI正推动半导体行业今年达到约1万亿美元规模，而代理式AI（agentic AI）、边缘AI（edge AI）和物理AI（physical AI）等新兴增量应用，将在未来数年内进一步推动该行业迈向更高水平。这些AI浪潮正在激发市场对更快、能效更高的芯片与系统的需求，从而催生出全新的晶圆厂前端设备（WFE）支出结构。
目前，我们预计先进制程晶圆代工逻辑芯片设备市场将超越ICAPS，并在未来几年中占据晶圆代工逻辑芯片设备市场的50%以上。在存储领域，我们预计DRAM的晶圆厂前端设备（WFE）支出将超过NAND支出的两倍以上。应用材料公司（Applied）在这一新的市场格局中占据有利地位：其在先进制程晶圆代工逻辑芯片设备领域的工艺设备市场份额最高——这一点我们在四月份的大师课中已作介绍；同时，公司在DRAM和先进封装设备领域也具备强大实力，这正是我们今天所要探讨的内容。
稍后，Kevin Moraes 将概述我们的战略，并解释为何DRAM和先进封装正随着人工智能的发展而增长。接下来，Sony Varghese 将分享标准DRAM和高带宽存储器（HBM）的发展路线图。随后，Jinho An 将阐述先进封装如何助力实现更快速、更高能效的人工智能芯片与系统。接着，Lior Engel 将说明我们如何将电子束（eBeam）工艺控制技术应用于先进封装领域。最后，Kevin 将举例说明以拐点为导向的创新如何推动我们的业务增长；之后，我们五位将共同回答各位的问题。
现在，凯文，交给你了。
Kevin Moraes
谢谢，Mike。应用材料公司的战略聚焦于拐点创新。我们与客户紧密合作，预测技术路线图的关键拐点，并针对最具价值的技术挑战开发相应解决方案。我们依托广泛的产品组合来实现这一目标，包括各类单工艺设备系统、协同优化解决方案以及集成化解决方案。在上一期关于逻辑器件的“大师课堂”中，我们向您展示了该战略如何助力应用材料公司在全环绕栅极（gate-all-around）晶体管和互连领域均占据材料工程市场份额第一的位置，合计市场份额约为50%。
接下来，我将分享三个实例，说明我们如何运用这一战略，同样成为DRAM和先进封装领域的市场第一。早在2013年，Applied的DRAM制程设备市场份额还不到15%，此后我们成功提升了约10个百分点，跃居首位。五年前，在我们的首期“大师课堂”中，我们曾阐释了DRAM领域的两次技术拐点。第一个拐点是图形化（patterning）：我们协同优化了Draco CVD硬掩膜图形化薄膜、Sym3刻蚀设备以及PROVision电子束量测系统，助力客户实现DRAM电容的微缩。如今，这些产品已被我们所有客户采用，年销售额超过5亿美元。
另一项关键转变是将DRAM外围逻辑晶体管从多晶硅栅极转向高k金属栅极，并采用更先进的布线技术，以提升DRAM的性能和能效。这一变革每年为我们的DRAM营收增加了逾10亿美元。
第三个拐点是高带宽内存（HBM）。我们组建了封装团队，将材料沉积与去除技术相结合，以实现硅通孔（TSV）和微凸块。高带宽内存迅速兴起，我们已成为HBM封装及设备销售领域的全球第一。事实上，今年HBM正快速增长，推动公司整体先进封装业务扩张超过50%。
在今天的“大师课”中，您将了解5种新兴的DRAM技术拐点以及2种先进的封装技术拐点。在6F² DRAM领域，我们观察到客户正加大极紫外光刻（EUV）图形化技术的应用力度，以进一步缩小DRAM存储单元及外围逻辑电路的尺寸。其次，DRAM客户正沿用晶圆代工厂的逻辑芯片发展路线图，在外围逻辑电路中采用更先进的晶体管与互连技术，从而提升性能并降低功耗。此外，我们还看到一种新型CMOS键合阵列架构：存储器与外围逻辑分别制造于独立晶圆上，随后再通过键合工艺集成在一起。
接下来，我们看到一种基于垂直单元晶体管的新型4F² DRAM架构。最后，我们看到利用应用材料公司目前处于领先地位的相同沉积与刻蚀技术所构建的3D DRAM。在先进封装领域，行业正从硅晶圆中介层基板转向面板式基板，从而支持更大尺寸的人工智能加速器。此外，我们还看到用于尖端逻辑代工厂和DRAM的电子束（eBeam）技术正被引入先进封装中。
在索尼、金浩和利奥讨论这些技术趋势之前，我将简要概述计算机内部的一些关键组件，以便说明DRAM和先进封装在人工智能时代所扮演的独特而关键的角色。 无论处理何种工作负载，计算机都需要处理器来执行软件指令并处理数据。CPU、GPU和TPU每秒均可处理海量数据。为避免处理器空闲，必须持续为其提供充足的数据——这对性能及单位功耗下的性能至关重要。由于处理器芯片内部的存储空间有限，我们更倾向于将暂未被主动处理的数据存放在芯片附近，而非集成于芯片之上。
理想的存储器应具备低延迟、高带宽、随机存取能力、无限耐久性、非易失性以及低成本等特性。但这样的理想存储器并不存在。数十年来，人们发明并不断完善了多种具有不同特性的存储器。
让我们更深入地了解三种关键存储器。SRAM采用逻辑处理器工艺制造，可直接集成到处理器中，从而实现零等待状态性能的缓存。SRAM速度极快。但其缺点在于，通常每个存储位需占用6个晶体管，导致成本高昂。经过数十年优化后，设计人员发现，SRAM在每一代新制程节点上的进一步微缩已愈发困难，提升幅度极其有限。此外，SRAM缓存可能轻易占据处理器芯片面积的三分之一甚至更多；因此，当前业界的一大重点方向，便是利用先进封装技术将这些缓存重新布局，同时不牺牲性能。
接下来是DRAM。DRAM处理器技术与逻辑技术大多不兼容，因此位于芯片外部。它与SRAM一样具备随机存取能力，但每个存储位仅需一个晶体管，因而空间利用率更高、成本更低。每个DRAM单元包含一个用于控制该位二进制状态的晶体管，以及一个用于存储代表“0”或“1”的电荷量的电容。每个单元连接至一条字线和一条位线，二者协同实现随机读写操作。从整体来看，每颗DRAM芯片都集成了数GB的存储单元，以及外围逻辑区域——这些区域负责将数据在存储单元与计算机系统的其余部分之间进行路由传输。
最后是NAND。每个NAND存储单元包含一个用于捕获电子的晶体管，其对应的阈值电压代表“0”和“1”。NAND存储单元无需为每个比特单独配置位线和字线连接，因而节省了空间开销。相反，它们被排列成长而窄的串状结构，从而实现了比DRAM更高的存储密度和更低的成本。NAND的一项特殊特性在于：其晶体管可被编程为多级单元（MLC），即在每个单元中利用4个、8个或16个不同的电压电平，逻辑上分别表示2位、3位或4位数据。
从单层单元（SLC）NAND向这些多层单元（MLC）变体的转变，显著提升了NAND相对于DRAM的存储密度。事实上，单个QLC NAND晶圆所存储的数据，几乎需要200个HBM晶圆才能容纳。但NAND在密度和成本方面的优势，是以牺牲性能和耐久性为代价的。NAND存储单元以串的形式组织成较大的页（page）和块（block）。单个比特无法被随机访问；相反，要访问任一特定比特，必须读取整页数据——通常为数KB。写操作以页为单位进行，而擦除操作只能以块为单位执行，即同时擦除数百万个NAND单元。
NAND芯片会持续将新数据写入空闲存储单元，从而使包含陈旧数据的存储块得以擦除。擦除NAND需要超过20伏的电压，而该操作会降低NAND的可靠性，导致其存在耐久性限制。所有这些因素共同解释了为何NAND并非DRAM的理想替代品，以及为何设计人员更倾向于将NAND用作一种针对不常更改数据的高速硬盘驱动器。
本表汇总了以访问时间和每比特传输能耗衡量的内存性能。若将从SRAM访问1比特数据的时间归一化为1秒，则从HBM访问相同1比特数据约需10秒，从DRAM模组访问约需1至2分钟，而从NAND SSD访问则需数十小时。此外，随着数据存储位置离处理器越来越远——从片上SRAM，到高带宽内存（HBM），再到DRAM模组，最后到NAND SSD——每比特传输所消耗的能量也大幅增加。
回到整体系统架构，当今面临的一个关键挑战是我们所说的“内存墙”。它描述了处理器速度日益加快与内存性能提升缓慢之间的性能差距，导致内存难以持续为处理器提供充足的数据。在人工智能推理中，内存访问和数据传输可能占据整个系统活动量和能耗的绝大部分。
接下来，我将把我们之前讨论的记忆机制与人工智能及所谓的 KV 缓存联系起来。在人工智能工作负载中，待处理的项目（例如语言）会被划分为称为“token”的小片段，供人工智能模型进行处理。键值对（key-value pairs）是 token 的数学表示形式，当模型运行以理解上下文时，这些键值对会被存储下来。
在智能体人工智能（Agentic AI）中，上下文窗口不断加长，会话持续的步数也越来越多，导致KV缓存数据不断膨胀。DRAM具有极高的可互换性，且因其卓越的性能表现，成为频繁更新的关键KV缓存数据的首选存储介质。
NAND为很少变化的溢出KV缓存数据提供了具有成本效益的存储库。综合我们此前讨论的所有内容，一个关键见解是：我们将各类内存布置得离处理器越近，系统运行速度就越快，功耗也就越低。这也解释了为何可借助我们今天将要介绍的先进封装技术来扩展整个系统。
我希望我的演讲能帮助您理解，为何我们认为先进制程、晶圆代工逻辑芯片、DRAM以及先进封装，将在人工智能持续普及和增长的整个时期内，成为晶圆制造设备（WFE）市场中极具吸引力的领域。同时，这也应有助于您理解，为何我们目前预计DRAM的WFE市场规模在可预见的未来将超过NAND市场的两倍以上。
现在，我将会议交由Sony Varghese主持，他将介绍DRAM路线图。Sony？
Sony Varghese
谢谢，Kevin。我在DRAM行业已工作超过20年，其中在一家客户公司任职逾十年。当前，DRAM正迎来前所未有的激动人心时刻——无论是在为人工智能所创造的价值方面，还是在从存储单元、外围晶体管与布线，到先进封装等各环节所取得的创新突破方面，皆是如此。接下来，我将介绍五项DRAM技术拐点，它们共同推动DRAM在密度、性能和功耗方面的全面提升。
我们首先来定义关键的DRAM结构。正如Kevin所提到的，每个DRAM存储单元都需要一个晶体管和一个电容。为在存储中保持“1”状态，电容的电荷需每秒刷新约15次。您可能听说过6F²结构，它之前是8F²，之后将演进为4F²。其中，F²指的是DRAM存储单元中最小导线宽度的平方，而系数则表示构建一个完整存储单元所需的该面积的倍数。
在存储单元内，电容如同一个微小的存储容器，而晶体管则充当开关。该开关开启时用于读取或写入数据，关闭时则将数据保持在原位。存储单元按行（称为字线）和列（称为位线）进行排列。当某条字线被激活时，该行中的所有存储单元均被开启。位线将存储单元连接至周围的控制电路，该电路负责管理所有关键操作——读取、写入以及刷新数据，以防止数据丢失。此外，它还能测量电荷量，以判断每个存储单元中存储的是“0”还是“1”。
随着存储单元尺寸缩小，其存储的电荷量减少，导致可靠地区分“0”和“1”变得更加困难。在NAND闪存领域，感应可靠性问题促使行业从二维缩放转向三维堆叠——采用更大、更可靠的存储单元。而在DRAM领域，在必须转向三维堆叠之前，我们仍有机会进一步推进二维微缩。未来几年，6F² DRAM还将迎来数次技术拐点。
首个DRAM拐点在于更广泛地采用极紫外光刻（EUV）技术，通过缩放DRAM电容阵列、字线、位线和浅沟槽隔离结构，来提升DRAM的密度与容量。这一EUV拐点对Applied而言是积极的，因为我们的Sym3 Y Magnum系统是DRAM领域EUV图形化工艺中应用最广泛的刻蚀技术。该系统作用于EUV光刻胶，在同一腔室内循环进行刻蚀与材料再沉积，以校正因EUV随机效应导致的线条不均匀问题。通过在将图形刻蚀到晶圆之前使EUV线条图案更加平滑，我们有助于提高良率，并降低线条电阻，从而提升芯片性能与功耗表现。
第二个DRAM转折点在于，先进代工厂逻辑芯片中率先采用的晶体管和布线技术如今已应用于DRAM领域。我将分享三个实例。 第一，我们的客户正在增加一道新的外延工艺步骤。应用材料公司（Applied Materials）近日推出了专为DRAM晶圆厂设计的Centura Prime外延系统。该系统可在DRAM外围晶体管的源极与漏极区域选择性地生长掺硼嵌入式硅锗（SiGe）。由此产生的沟道应变可提升DRAM的性能并降低功耗。
新系统的独特之处在于其占地面积缩小了20%，有助于DRAM制造商在每平方米洁净室空间内产出更多产品。其次，随着采用极紫外光刻（EUV）技术持续微缩DRAM尺寸，单颗芯片上集成的DRAM存储单元及外围晶体管数量不断增加，设计人员正增设更多铜互连层。与代工厂逻辑芯片制造类似，这些新增互连层扩大了应用材料公司在布线领域领先产品的市场空间，包括物理气相沉积（PVD）和化学机械抛光（CMP）设备。第三，DRAM制造商正着手将外围逻辑晶体管从高介电常数金属栅（high-k metal gate）结构转向鳍式场效应晶体管（FinFET）结构。
正如在铸造逻辑（foundry-logic）中一样，FinFET晶体管能更好地控制硅沟道，从而提升性能并降低功耗。FinFET还在两个方面提升了DRAM的微缩能力：第一，FinFET晶体管比高介电常数金属栅极（high-k metal gate）晶体管具有更高的空间利用效率；第二，FinFET晶体管单元间的参数波动更小。我此前已介绍过外围逻辑电路如何感知代表“0”和“1”的电容电荷，以及随着工艺尺寸不断缩小，传感裕量正变得越来越窄。
FinFET 技术使我们能够持续提升器件密度并保持可靠性。第三次 DRAM 技术拐点是 CMOS 键合阵列。DRAM 厂商可在一片晶圆上制造存储阵列，在另一片晶圆上制造外围逻辑电路，然后将二者键合在一起。该方法同样适用于 6F²、4F² 和 3D DRAM。
将逻辑单元与存储器解耦具有多重优势。其一是密度优势：将存储器和逻辑单元分别置于不同的晶圆上，可使二者各自实现更激进的尺寸微缩。其二是晶体管性能优势：DRAM电容制造所需的高温工艺会损害FinFET晶体管的性能，而将存储阵列工艺步骤转移至另一片晶圆后，可使FinFET晶体管性能达到最优。其三是互连性能优势。
在晶圆对晶圆键合中，存储单元与外围逻辑之间的连接更短、更垂直。设计人员可以消除许多会降低速度并增加电容、功耗和发热的长距离水平连接。
从商业角度看，晶圆键合技术还新增了布线工序，这为Applied提供了新的服务机会。第四代DRAM转折点采用了一种空间利用率更高的4F²架构，该架构在存储单元中部署垂直晶体管，从而进一步缩小晶体管和电容的尺寸。我将介绍4F²架构所面临的重要材料工程挑战，以及Applied为解决这些挑战所提供的产品。
第一项挑战是在垂直单元晶体管中刻蚀窄而高深宽比的硅通道。这些结构的形状必须精确符合设计要求，且晶圆芯片上的数十亿个通道需保持高度一致。应用材料公司的Sym3 Z导体刻蚀系统已针对此应用进行了优化。第二项挑战是管控通道与栅极氧化层之间的材料界面，以减少电子泄漏、提升数据保持能力、支持电容刷新操作，并最大限度降低待机功耗。
应用材料公司提供了三个有益的步骤： 首先，应用材料公司的Centura DPX解决方案利用等离子体对栅极氧化层进行致密化处理，以提升其质量； 其次，我们的Centura RPO2 Radiance系统对栅极氧化层界面进行工程化调控，以减少捕获电子和空穴的缺陷； 最后，Centura DPX构建一层薄氮化物薄膜屏障，既促进后续晶体管金属栅极层的附着，又防止金属杂质向栅极氧化层中扩散。 第三个挑战是构建晶体管的多层金属栅极堆叠结构。
我们在4月举办的Logic Master Class上推出的Trillium ALD系统，目前也被用于垂直单元DRAM中，以实现金属栅堆叠的均匀沉积。第四个挑战是缩小金属栅堆叠所占面积，以维持严格的4F²设计参数。通过刻蚀工艺，将金属栅极阻挡或嵌入硅衬底中预先形成的沟槽内。应用材料公司的选择性刻蚀技术可精确控制凹槽的形状、深度及均匀性。第五个、也是尤为关键的挑战，是在单元晶体管上形成位线结。硅沟道的某一部分经磷离子掺杂，从而在两者之间建立电气连接。这一步骤是DRAM制造中首个需要采用低温选择性外延工艺的步骤。
在6F² DRAM中，存储单元晶体管呈U形结构：字线置于U形内部，位线连接位于结构顶部，此处晶体管沟道的两端均可接触。而4F²晶体管则呈I形结构，使得硅沟道底部难以掺杂。其结区深且窄，器件可靠性取决于能否将掺杂剂严格限制在晶体管的目标区域内，并在整个晶圆的所有晶体管上实现均匀掺杂。
在4F² DRAM中，传统的高温退火工艺不可行，因为其会损坏精细的电容结构。为解决这一问题，应用材料公司开发了一种低温选择性外延工艺，该工艺仅在晶体管沟道的目标区域生长掺杂的单晶硅。
从路线图的角度来看，在4F2和3D DRAM问世之前，6F2技术仍有多个创新节点。然而，目前3D DRAM的研发路径探索工作已在进行中。相关工作包括确定理想的材料与结构，并掌握这些材料的沉积、改性与去除工艺，从而制造出性能可靠、可随时间持续提升堆叠高度的高性能DRAM。
今天课程前半部分的一个关键见解是，3D DRAM将与3D NAND存在显著差异，需要一套独特的材料及材料工程技术能力——而这恰恰是应用材料公司（Applied）当前已处于行业领先地位的领域。此前我们指出，DRAM是一种随机存取、可读写的存储器，广泛应用于计算领域，以提供高性能、低功耗和高耐久性；相比之下，NAND则更适用于读写那些极少更改的数据块。
3D NAND 通过交替沉积绝缘介质材料来构建，存储孔则采用介质刻蚀工艺形成。相比之下，3D DRAM 堆叠将高度依赖导体与金属堆叠的沉积以及横向导体刻蚀。应用材料公司在外延、导体刻蚀、电子束计量与检测等技术领域的领先地位，使我们得以率先与客户合作开发 3D DRAM 原型。事实上，3D DRAM 正是我们在硅谷 EPIC 中心面向客户联合创新所瞄准的关键技术拐点之一。由于我们当前已开展前沿探索工作，因此已能清晰预见许多关键工艺步骤及高价值技术难题，并可凭借我们的产品予以解决。
我将讨论一些主要的3D DRAM材料工程挑战，以及应用材料公司（Applied）所提供的解决方案。3D DRAM需要构建一个超过100层、由硅与硅锗交替堆叠而成的超高结构。该超晶格结构通过先进外延技术形成。在数百层水平层之间保持层间均匀性至关重要，因为不均匀性会影响电学性能。
一项重要的材料工程挑战是调控硅锗晶格内部的界面应力，因为硅锗的晶格常数高于硅。若不加以控制，晶格失配可能引发缺陷，从而增加DRAM单元晶体管的漏电流和参数波动性。
应用材料公司正利用其外延技术优势，优化表面化学特性和工艺条件，助力客户实现高质量、高均匀性的薄膜。另一项挑战在于高而复杂的3D DRAM材料堆叠的结构完整性与均匀性。我们用于处理全栅环绕晶体管中硅纳米片的技术，同样有助于增强3D DRAM中的硅沟道。3D DRAM各层将对杂质和颗粒极为敏感。
应用材料公司的集成材料系统可用于维持超高真空的洁净沉积环境。一旦形成3D DRAM堆叠结构，就必须以超过200:1的超高深宽比进行刻蚀。刻蚀图形自上而下定义：首先在堆叠结构顶部沉积一层化学气相沉积（CVD）硬掩膜，然后通过硬掩膜刻蚀步骤对硬掩膜进行图形化并开孔，从而为第二步刻蚀提供模板，将图形转移至下方的整个堆叠结构中。
接下来，Applied 的 Sym3 导体刻蚀系统非常适合刻蚀高深宽比的材料堆叠，通过高压偏压脉冲和离子方向性等硬件创新，实现了优异的均匀性和深度控制。在完成深槽刻蚀后，需要高质量的介电层间隙填充，以提供电气隔离和结构完整性。原子层沉积（ALD）氧化物是实现无空洞间隙填充的理想候选材料。
接下来，需要进行精确的横向凹槽刻蚀，以选择性地去除牺牲性的硅锗层，并界定后续结构（例如金属字线）的形成位置。即使横向凹槽刻蚀存在纳米级的偏差，也会降低晶体管性能并引发漏电。
需要一种高选择性的凹槽刻蚀工艺，在完全去除所有硅锗材料的同时，不损伤相邻材料和结构。应用材料公司拥有业界领先的高选择性刻蚀技术。该凹槽刻蚀步骤决定了后续将在高大的3D DRAM堆栈内沉积的字线几何形状。字线将采用钼等金属材料。随着堆栈层数增至200层或更多，控制字线的薄层电阻对器件性能、功耗以及各层间开关均匀性至关重要。降低电阻的一种方法是生长出尺寸大、形貌良好的钼晶粒，从而减少电子散射。
应用材料公司的Viva高功率解决方案采用自由基与热处理相结合的方式，精确控制晶粒生长。随后，通过选择性外延工艺形成横向晶体管结和存储节点接触。该外延步骤尤为困难，因其属于非直视式工艺，且需在数百层结构中实现均匀沉积。应用材料公司的Centura Prime外延系统经过专门优化，可实现高度选择性的沉积，不会在无法触及或修复的埋入式结构中残留任何可能引发短路的多余金属。
最后，通过选择性原子层沉积（ALD）工艺沉积钼硅化物等金属，可在所有层上形成低电阻接触。横向选择性沉积颇具挑战性，且无法使用等离子体能量，因为离子具有方向性运动。因此必须改用热工艺。我们为代工-逻辑市场开发的选择性ALD钼技术，也可应用于这种3D DRAM场景。我将用高带宽存储器（HBM）的概述结束本节内容。
HBM DRAM在晶圆制程技术的大多数方面与标准DRAM相似。最显著的设计差异在于硅通孔（TSV）通道孔——这些孔尺寸较大，所占芯片面积相当于2000个存储位。因此，HBM芯片尺寸可达标准DRAM芯片的两倍，而行业需要生产3至4片HBM DRAM晶圆才能提供相同数量的存储位。与HBM3相比，HBM4的主要差异包括：接口宽度大幅增加至2048位、通道数量翻倍，以及TSV间距进一步缩小。
每堆HBM芯片底部都有一颗逻辑芯片，负责在HBM芯片与处理器内存控制器之间传输数据。在早期的HBM世代中，该底部芯片仅执行相对简单的控制功能，且采用非先进制程的逻辑工艺制造。而在HBM4中，底部芯片晶体管数量大幅增加，以提供更高的数据带宽、改善信号完整性并支持功耗管理。HBM4的底部芯片正转向更先进的逻辑制程节点，采用鳍式场效应晶体管（FinFET）及先进布线技术，从而更高效地以更低功耗运行这些更复杂的功能。因此，HBM需求的增长也带动了Applied Materials公司的代工逻辑业务增长。
我的同事Jinho将为大家讲解TSV DRAM晶圆后续如何加工以形成并连接硅通孔（TSV）。感谢各位的聆听。现在，有请Jinho。
Jinho An
谢谢，Sony。我在加入应用材料公司（Applied）之前，曾在全球最大的存储器公司工作，从事包括HBM在内的多项技术开发，至今已有5年。当时，我们举办了首期先进封装大师班，并提出：戈登·摩尔早在1965年所预言的芯粒（chiplet）未来，将成为人工智能时代推动行业发展的关键驱动力。如今，已无人质疑——封装技术对计算产业的战略重要性，已与芯片内晶体管及布线的微缩进程同等关键。
让我们花一点时间回顾一下，在摩尔定律运转良好、处于片上系统（SoC）时代时，芯片设计是如何进行的。左侧是一颗服务器芯片，包含多种功能模块。随着每一代新工艺节点的推出，设计人员增加了更多用于提升性能的晶体管以及片上SRAM存储器；同时，还将原本由专用集成电路（ASIC）在芯片外部实现的更多系统功能集成到了芯片内部。
从芯片的横截面来看，微小的晶体管如我们在上一节大师课中所见，连接至多层布线。晶体管数量越多，布线层数就越多；而距离晶体管越远，导线就越粗，连接点也越少。
观察一款现代AI超级芯片，可以看到，随着摩尔定律步伐的放缓，设计人员采用了“封装内系统”（SiP）策略。每颗处理器都接近光刻掩模版尺寸极限，即极紫外光刻（EUV）扫描仪所能打印的大约860平方毫米的面积。为了满足日益增长的AI性能与数据需求，当前的设计中已集成多颗处理器。部分系统功能已从芯片内部迁移至芯片外部。
从横截面观察封装内的系统，我们会看到多层布线，类似于芯片上的系统，但复杂程度显著更高。接下来，我将致力于让所有这些结构都易于识别和理解。
为明确各组成部分，我们先回顾一下片上系统（SoC）时代中的封装与系统集成。这是一颗2016年的服务器芯片及配套的印制电路板。从其横截面可见，CPU裸片安装在芯片基板上，而该芯片基板则连接至环氧树脂印制电路板。这块主板布设有导线走线，将处理器与DRAM模组相连；每个DRAM模组又包含若干以类似方式安装的DRAM芯片。
即使在当今最先进的封装中，我们仍需将这三种组件——芯片（dies）、基板（substrates）和主板（motherboards）——组合在一起。但我们还引入了第四种元件：中介层（interposer），它位于芯片与封装基板之间。当前先进封装领域的诸多创新，主要集中于中介层。要理解中介层的必要性，需回顾片上布线的特点：越靠近晶体管，导线越细，互连密度越高。
在系统级封装（SiP）设计中，晶体管和互连数量已远远超出任何常规芯片基板的承载能力。中介层（interposer）具有多层布线，称为再分布层（RDL）。它如同先进封装内部的一块微型电路板，可在上方多个芯片（dies）与下方基板之间实现成千上万条短距离、高密度的互连。与芯片直接贴装到基板（die-to-substrate）的封装方式相比，中介层大幅缩短了互连长度，从而降低了电阻和功耗，同时提升了带宽和性能。简言之，中介层标志着封装角色的根本转变——从单纯的保护与连接功能，转变为实现能效优化性能的关键使能技术。
首批中介层采用硅材料制成，因为业界在硅晶圆上构建精细布线层方面已有数十年的经验。另一种方法是将布线层制作到环氧树脂中，以环氧树脂作为中介层材料，并在芯片正下方的环氧树脂中嵌入硅桥。该硅桥用于连接各个芯片以及其下方的基板。其主要优势在于成本更低，因为环氧树脂基板和硅桥的成本低于硅晶圆。
现在是定义几个封装术语的好时机。2D 指的是将封装芯片并排连接在电路板上，就像前面提到的旧式服务器示例那样。2.5D 封装则如我们刚才所讨论的，是利用中介层（interposer）将多个芯片（dies）互连到一个中间基板上。3D 封装则是通过硅通孔（TSV）、微凸点（microbumps）或混合键合（hybrid bonds）技术，将芯片垂直堆叠起来，我稍后会对此加以说明。高带宽内存（HBM）便是 3D 堆叠和 3.5D 封装的典型应用实例；其中，3.5D 封装指的是将 3D 芯片堆叠体通过中介层或基板进行互连。
接下来，我们来谈谈封装互连，首先从传统的2D封装开始。输入/输出（I/O）电路和电源电路通常布置在芯片设计的边缘。在简单的芯片中，导线被键合到这些焊盘以及电路板上，从而为芯片供电，并在芯片与系统其余部分之间传输数据。
最早的互连技术之一是引线键合，其连接密度约为每平方毫米10个。20世纪90年代，随着晶体管数量的增加，业界将重布线层（RDL）引入芯片设计中，从而将芯片的输入/输出（I/O）连接重新排布为覆盖整个芯片底部表面的矩形网格图案，连接点均匀分布。这一改进支持倒装芯片封装的应用，使芯片基板可实现数百个I/O连接。圆形焊料凸点将基板与主板相连，但其密度远低于每平方毫米100个。
2.5D 和 3D 封装采用微凸块，其输入/输出（I/O）密度低于每平方毫米 1000 个。3D 封装通常依赖硅通孔（TSV），其轮廓在晶圆制造过程中定义。在晶圆加工及 TSV 制造完成后，可利用小型铜柱和微凸块，通过一种称为热压键合（TCB）的技术实现芯片互连，此时 I/O 密度可达每平方毫米约 10000 个。
混合键合是终极的互连技术。它完全消除了凸块和柱状结构，而是将两颗芯片上的片内铜布线对准，并通过加热使两颗芯片的铜相互熔合。目前，I/O密度已接近每平方毫米100万个。一个重要发现是：封装级互连尺寸越小，传输数据所需的能量就越低，该能量以每比特传输所需的皮焦耳（picojoules per bit）来衡量。
在先进封装中，将芯片彼此靠近并缩小互连间距，可提升性能并降低功耗。最后，共封装光学技术将微小的光纤互连直接置于芯片旁边，使数据以光的形式而非电的形式传输，从而进一步提高输入/输出带宽和能效。
我稍后会进一步讨论这一点。接下来，我将简要介绍基板（substrate），它可承载单颗芯片或一颗布满芯片的中介层（interposer）。基板的一项关键功能是支撑芯片，即使在温度变化时也能保持平整和刚性。基板内包含大型再分布层（RDL），用于将上方芯片的电源和信号引至下方的电路板。
RDL采用逐层构建的方式，首先在牺牲性基板上构建第一层，之后再将该基板去除。在基板顶部添加较小的凸点，用于连接芯片与中介层；在基板背面则连接较大的凸点，以实现与电路板的互连。硅芯片、基板材料及基板布线在热变化下所产生的物理响应可能存在显著差异。
柔性有机基板通常会嵌入玻璃以增强结构完整性。基板尺寸越大，翘曲风险越高，而翘曲是导致对准和连接错误的关键因素，进而影响器件性能、良率和可靠性。Lior 将探讨封装工艺控制需求日益增长的趋势。
接下来，我将探讨一个重要的新兴趋势——面板（panel），它将为行业提供更大的中介层（interposer）尺寸规格，从而支持更大尺寸的人工智能超级芯片，并提升制造产出。人工智能加速器设计人员通常使用“光罩等效面积”（reticle-equivalent area）来描述其产品尺寸——这一概念我此前已作定义；他们希望在未来几年内推出面积达14倍光罩尺寸的产品。然而，硅中介层的尺寸受限于300毫米晶圆的直径，还需扣除因在圆形晶圆上排布矩形中介层所导致的边缘损耗。因此，单片硅晶圆仅能制造约4至5片这种14倍光罩尺寸的中介层。
幸运的是，封装行业长期以来已在芯片基板上采用大得多的尺寸规格。如今，我们的目标是实现尺寸高达310×310毫米、510×515毫米甚至600×600毫米的面板级转接板。面板尺寸越大，单次可制造的转接板数量就越多，从而提升产量并降低成本。
基板可由环氧树脂、先进层压材料或玻璃制成。玻璃是一种有趣的材料，因为硅芯片与某些类型的玻璃在受热时的膨胀率相近。此外，玻璃具有极佳的平整度和刚性，还具备电绝缘性能，从而可在高密度重布线（RDL）布线高速下实现高信号完整性。
凯文介绍了应用材料公司在硅通孔（TSV）技术领域的开创性工作，正是这项工作助力应用材料成为全球排名第一的高带宽存储器设备供应商。如今，我们正提前数年布局，致力于构建全面的产品组合，以支持客户及人工智能生态系统加速实现面板拐点。我们的产品组合包括用于光刻重布线层（RDL）电路的数字光刻设备，其图案化能力已超越光罩尺寸限制。
我们独有的光刻技术可动态补偿大型多层基板的表面形貌变化。大约五年前，我们收购了面板PVD技术，并在此基础上将该平台拓展至涵盖CVD和刻蚀工艺。我们在显示行业的深厚积淀，助力我们优化了面向面板的大面积CVD能力；同时，也将我们在显示领域开发的电子束检测技术成功移植到面板应用中。
就在最近，我们通过收购NEXX公司获得了大面积铜电镀技术。应用材料公司（Applied）广泛的面板设备产品组合，使我们能够率先为面板制造中的各类挑战提供协同优化的解决方案。其中一个实例是玻璃通孔（glass vias）技术——该技术颇具挑战性，因为铜与玻璃的热膨胀系数不同，在温度变化时会以不同速率膨胀或收缩，从而导致面板开裂甚至失效。应用材料公司通过紧密协同优化玻璃通孔刻蚀、化学气相沉积（CVD）阻挡层成膜、物理气相沉积（PVD）种子层成膜、电镀、退火及化学机械抛光（CMP）等全部工艺步骤，成功解决了这一难题。目前，尚无其他设备厂商具备此项能力。
接下来，我将介绍HBM存储器的封装方式。此前，我已说明TSV（硅通孔）所需的空隙是在晶圆加工过程中进行图形化处理的。大约需要19道材料工程工艺步骤来完成TSV制作，并添加金属柱和微凸块，从而使HBM芯片能够在热压键合设备中相互连接。应用材料公司（Applied）为其中15道工序提供设备，这些工序在晶圆的正面和背面均需进行。聚焦于晶圆正面，第一步是刻蚀，用于打开用于形成通孔的空间。
接下来，应用材料公司的化学气相沉积（CVD）系统沉积一层高度共形的介电阻挡膜，以实现铜硅通孔（TSV）与硅基体之间的电隔离。随后，应用材料公司的CVD系统依次沉积氮化钽阻挡层（用于增强后续衬层与CVD介电层之间的附着力）、钽衬层（防止铜向硅中扩散）以及铜籽晶层（确保铜的良好填充）。
接下来，通过电镀工艺在通孔中沉积铜。最后，应用材料公司的化学机械抛光（CMP）系统去除多余的铜，并为后续工艺步骤形成完全平坦的表面。TSV 制作完成后，在晶圆顶部形成微凸块柱，然后将晶圆键合至临时载板并翻转倒置。晶圆背面经研磨去除大部分硅材料，再利用 CMP 将晶圆减薄至略高于 TSV 背面的位置。随后，采用高选择性凹槽刻蚀工艺暴露 TSV，同时不损伤邻近结构。
接下来，采用化学气相沉积（CVD）设备沉积一层钝化膜，以实现对暴露的硅通孔（TSV）的电隔离，并防止芯片背面铜元素发生迁移。我们采用一种特殊的低温CVD薄膜，因为高温会损坏精细的TSV和DRAM结构。随后，再次使用我们的化学机械抛光（CMP）设备，使所有结构表面平整，为背面金属焊盘的形成步骤提供平坦的表面。
应用材料公司在这些最关键的TSV成形与互连步骤中处于领先地位，使我们在HBM封装市场占据第一的位置。应用材料公司今日推出了一款新产品，帮助客户处理更薄的HBM DRAM芯片，从而在既定堆叠高度内容纳更多芯片。HBM芯片被减薄至标准DRAM晶圆厚度的约1/25，因此极易发生翘曲。堆叠层数越高，对准误差、键合失效及良率问题的风险就越大。
我们的新型Avila 2化学气相沉积（CVD）系统采用多步工艺，以提升HBM芯片的刚性和可靠性。该工艺首先在晶圆背面暴露的硅通孔（TSV）上沉积一层薄氮化硅薄膜，从而实现电学隔离；同时，该步骤还能平衡晶圆正面薄膜的应力，有助于防止晶圆翘曲。
接下来，系统沉积一层更厚的氧化膜，以进一步稳定芯片，为后续的化学机械抛光（CMP）步骤提供坚固且均匀的表面。Avila 2 支持可靠地堆叠 12 层、16 层甚至更多层的超薄 HBM 芯片。
接下来，我将讨论采用混合键合技术的3D芯片堆叠。所谓“混合”，是指在同一步骤中同时连接两颗芯片的铜互连线路及其周围的介质材料。第一步工艺是通过化学气相沉积（CVD）形成介质薄膜，以实现两颗芯片铜线之间的电隔离。随后进行刻蚀，以定义铜焊盘的位置，这些铜焊盘需与每颗芯片自身的铜布线精确对准。
接下来，我们采用一套集成系统，利用物理气相沉积（PVD）技术沉积一层薄的阻挡层衬垫，以防止铜向介质材料中扩散，并增强其与化学气相沉积（CVD）薄膜之间的附着力。随后，再通过PVD沉积一层薄铜籽晶层，以促进高质量铜膜的形成。最后，通过电镀工艺将已形成阻挡层衬垫的焊盘沟槽完全填充铜。
接下来是混合键合中最重要的步骤之一。化学机械抛光（CMP）可去除多余的铜，并使铜导线及周围的介质层完全平整、均匀。应用材料公司的Opta CMP系统会对铜导线进行凹陷处理，在布线中形成纳米级凹坑，从而确保后续两颗芯片键合时，铜导线处于凹陷状态。
接下来，等离子体预处理步骤激活介电薄膜以实现化学粘附，同时清洁两个表面。随后，芯片在混合键合设备中精确对准并压合在一起。退火步骤则进一步增强介电薄膜之间的键合，并使铜布线膨胀，从而实现相互熔合。
应用材料公司推出了Kinex，这是业内首款集成式芯片对晶圆混合键合系统。Kinex在一个受控流程中集成了等离子体表面活化与清洗、键合及计量功能。集成式混合键合大幅缩短了关键的活化与键合步骤之间的等待时间，从而保障键合完整性，并提升键合强度与良率。该封闭式系统最大限度减少了颗粒污染，这一点至关重要，因为混合键合采用已知良品芯片（KGD），要求缺陷率几乎为零。
我们的集成计量技术确保芯片精确对准。Kinex旨在助力将芯片至晶圆的混合键合技术，从高端小众应用拓展至主流市场。我此前提到，混合键合包含多个化学机械抛光（CMP）步骤。与晶圆制造中的CMP相比，先进封装应用带来了新的挑战，包括更厚的薄膜、更长的抛光时间以及更严格的公差要求。更长的抛光时间可能导致表面无法达到芯片制造商在混合键合等应用中所需的完全平整与光滑——在该工艺中，晶圆中心至边缘的平面度哪怕出现微小偏差，也可能造成高昂的良率损失。
Opta Quad 拥有独特的实时过程控制系统，可主动监控并动态调整这些长时间、多步骤的先进封装化学机械抛光（CMP）工艺。今日，应用材料公司推出了下一代电化学沉积系统 Nokota VMax 2，该系统专为高带宽内存（HBM）等先进封装应用而设计。
电镀是各类互连方案中的基础工艺，涵盖芯片内的硅通孔（TSV）以及连接堆叠芯片的微凸点。随着TSV尺寸不断缩小，将电镀化学溶液输送到狭窄孔洞深处并同时保证高质量填充的难度日益增加。Nokota VMax 2专为实现无空洞、无缺陷的金属填充而优化，即使在3微米以下的尺寸也能稳定达成。
HBM堆叠技术同样提高了对电镀设备的要求，需要更严格的凸点共面性以及更高的产能。一项关键挑战是晶圆上图案密度的变化，这会扭曲电流分布，导致金属沉积不均匀。诺科塔VMax 2通过自适应图案调谐（Adaptive Pattern Tuning）应对这一挑战，可动态调控电场分布，校正由版图设计引起的差异，从而提升均匀性和共面性。该控制能力覆盖每层HBM的上下两个表面，这对于多道次电镀工艺至关重要。
我今天的最后一个主题是共封装光学（CPO）。光纤长期以来被用于在较长距离（例如机架之间甚至数据中心之间）高速传输数字数据。在共封装光学中，电信号被转换为光波，并通过光纤进行传输。共封装光学得益于先进的封装技术，包括混合键合技术，该技术将电子芯片和光子芯片紧密集成在一起，使其能够作为一个高度集成的单一系统协同工作。
光调制器将电信号转换为光信号。激光器等发光器件被集成在硅芯片附近，甚至直接集成于硅芯片之上。光波导可在芯片上引导光传播，其制造工艺是在硅或氮化硅层上沉积薄膜，再通过刻蚀形成狭窄结构，使光得以沿其传播。光纤耦合器则负责在光子芯片与外部光纤之间传输光信号。
为助力光互连（光学I/O）生态系统的建设，应用材料公司风险投资部（Applied Ventures）正与多家光学及光子学初创企业以及制造商（包括GlobalFoundries）开展合作。我们还设立了针对材料、工艺技术和设备的研发项目，以支持光器件的制造与集成。我们的设备业务机会涵盖外延（epitaxy）、化学气相沉积（CVD）、物理气相沉积（PVD）、刻蚀（etch）、化学机械抛光（CMP）以及工艺控制。
现在，我将通过回顾开头提到的观点来总结：戈登·摩尔所预测的芯粒（chiplets）未来，正成为当今人工智能发展的关键驱动力。如果我们仍局限于片上系统（SoC）和遵循摩尔定律的晶体管微缩路径，那么如今的服务器芯片将仅包含约2000亿个晶体管。而得益于先进封装技术，当前的AI服务器芯片晶体管数量已超过1.6万亿，并且每个插槽所容纳的硅含量提升了4倍。通过突破摩尔定律的限制，我们正在赋能一系列新兴应用——例如大模型训练、推理以及智能体AI（agentic AI），这些应用在性能、功耗和成本方面均高度依赖先进封装技术。
现在，我将会议交由Lior Engel介绍包装工艺控制。Lior？
Lior Engel
谢谢，Jinho。长期以来，封装市场一直依赖低成本的光学和物理工艺控制工具，但过去在使用较大互连和凸点时可接受的颗粒，如今却成为混合键合应用中的良率杀手。以往利用光学工具即可轻松测量的结构，如今已变得如此微小，以至于需要电子束（eBeam）级别的分辨率，而晶圆探针器甚至可能损坏精细布线。因此，随着封装技术从2D发展到2.5D和3D集成（即已知良品芯片的集成），封装厂日益需要与晶圆厂相同的先进工艺控制技术。
我将简要介绍电子束（eBeam）在先进封装中的四大关键优势。 第一，电子束柱可产生比光学设备更精细的电子束。光学系统难以成像微小缺陷及亚微米级特征，而电子束可对个位数纳米级特征进行成像，并以亚纳米级精度进行测量。 第二，电子束可倾斜入射，用于侧壁轮廓分析及高深宽比结构的测量。 第三，电子束支持材料识别，这对在良率出现问题时确定纠正措施至关重要。 第四，电子束可在不发生物理接触的情况下测试精密电路的电学功能。 这些特性使电子束在先进封装中极具价值——TSV（硅通孔）、微凸点及混合键合焊盘等关键结构的制造质量，直接关系到芯片的性能、功耗和良率。
应用材料公司自20世纪80年代起便涉足电子束（eBeam）业务，如今已占据该领域市场份额第一的位置。目前，我们正将电子束技术专长拓展至先进封装市场，并推出全新产品，助力客户应对关键挑战。金浩的演讲让我们深入了解到电子束技术所能发挥的作用。例如，在处理器上方堆叠SRAM缓存芯片、堆叠HBM芯片（推动堆叠层数从12层提升至16层及更高）、以及在硅通孔（TSV）关键尺寸计量方面确保完整的HBM堆叠互连性。
先进封装领域的另一项挑战是处理金浩所描述的多种基板。这包括玻璃等新材料，以及厚度、翘曲度等几何因素。今天，我们为先进封装客户推出两款新型电子束（eBeam）产品。这两款产品均旨在将电子束技术的全部优势应用于各种基板、几何形状及材料，涵盖硅、有机材料和玻璃等。
Applied公司VeritySEM电子束系统用于晶圆制造厂，测量环绕式栅极晶体管结构的关键尺寸，例如高度、宽度和侧壁斜率。我们新款VeritySEM 7AP专为先进封装应用设计，可测量混合键合焊盘、硅通孔（TSV）尺寸以及微凸块几何结构。该系统能够自动配置自身参数，以适配不同的基板、材料和几何形状。它支持在线运行，提供精确的二维、三维及高深宽比测量，并具备独特的倾斜视角功能，可用于高度和侧壁角度测量。
接下来，Applied SEMVision 是晶圆制造厂中排名第一的电子束缺陷复检系统，占据全球市场70%以上的份额。我们全新的 SEMVision G7AP 专为先进封装晶圆厂设计，可自动处理各种基板。客户使用光学检测工具快速扫描可能影响良率的缺陷，但这些缺陷往往尺寸过小，难以被光学技术清晰识别。而我们的全新 SEMVision G7AP 凭借电子束更高的分辨率，能够清晰识别并自动分类这些缺陷，帮助客户迅速定位并解决先进封装良率问题的根本原因。
VeritySEM 7AP 和 SEMVision G7AP 已在多家领先的先进封装客户（涵盖存储器和逻辑芯片领域）投入量产。应用材料公司还有其他多款先进封装过程控制设备正在研发中，包括光学和X射线产品，我们将在未来几个月内对此进行介绍。
现在，我将会议交还给凯文·莫赖斯。凯文？
Kevin Moraes
谢谢，Lior。几分钟后我们将开始问答环节。但首先，我想分享几个实例，说明我们以拐点为导向的创新战略如何推动应用材料公司在DRAM和先进封装领域的增长。早在2021年的“内存大师课”中，我们曾预测：通过协同优化我们的Draco CVD图形化薄膜、Sym3刻蚀设备以及PROVision电子束技术，2020至2024年间可带来总计10亿美元的收入机会。事实上，我们在该时期内凭借这些产品实现的销售额已超过10亿美元。而如今，我们预计未来五年内，这一数字将增长逾四倍。
我们还预计，采用代工厂逻辑工艺改进DRAM外围晶体管和布线，可在2020年至2024年期间带来总计20亿美元的市场机会。在此期间，我们已通过这些应用实现了超过20亿美元的收入，且我们认为未来五年内可产生的收入将超过该金额的三倍。
接下来谈谈先进封装。我们在2021年曾预测，公司该业务在2020年至2024年间将增长一倍以上，超过10亿美元；实际上，该业务增长了三倍多。今年，我们预计先进封装收入将增长逾50%，突破20亿美元。我们持续采用以拐点为导向的创新战略，前瞻性地预判技术路线图的关键拐点，并推出新产品，助力客户加速推进其技术路线图。
我们诚挚期待十月在硅谷新落成的EPIC中心揭幕仪式上与各位相见。在EPIC中心，我们将依托业内规模最大的协作式研发设施，通过与客户联合创新，将聚焦拐点的创新提升至全新高度。目前，我们众多领先客户及合作伙伴已宣布将出席EPIC中心活动，未来数月还将陆续公布更多相关消息。此外，我们在新加坡新建的EPIC先进封装中心也即将竣工。