近日，IEEE射频集成电路研讨会（RFIC 2026）在美国波士顿召开，南方科技大学深港微电子学院刘小龙课题组在会议上发表了两项高性能时钟芯片研究成果。RFIC是射频集成电路领域最高级别会议之一，专注于展示射频、毫米波、太赫兹集成电路领域的最新研究进展与前沿成果。
论文1：低抖动注入锁定时钟倍频器
相关研究成果“A 2.4-GHz 168-fsrms-Jitter and –56-dBc-Reference-Spur RO-Based Cascaded Injection-Locked Clock Multiplier”入选本年度RFIC会议。该论文的第一作者为刘小龙课题组2025级博士生骆其轩，第一单位为南方科技大学。
采用环形振荡器的注入锁定时钟倍频器因其输出频率范围宽、芯片面积紧凑、可扩展性强以及支持多相时钟生成等优势，非常适用于高速有线与无线通信系统。然而，传统注入锁定时钟倍频器受限于噪声抑制带宽，且需要额外的频率与相位校准，在抖动性能与参考杂散抑制方面受到制约。
针对上述问题，本论文提出了一种低抖动、低参考杂散的基于环形振荡器的级联注入锁定时钟倍频器架构。为提升噪声抑制带宽，该时钟芯片将参考信号四倍频器与次谐波注入锁定环形振荡器相结合。其中，参考信号四倍频器不仅消除了额外占空比校准的需求，其输出的窄脉冲还可用于驱动次谐波注入锁定环形振荡器，实现16至32倍时钟倍频范围的覆盖。此外，在次谐波注入锁定环形振荡器内集成了频率锁定环路和相位调整环路，用以跟踪次谐波注入频率并补偿注入引起的相位偏差，从而进一步提升注入锁定稳定性。
该低抖动时钟芯片采用65 nm CMOS工艺实现，锁定范围为1.6 GHz至3.2 GHz。在2.4 GHz工作频率下，实测均方根抖动为167.6 fs，参考杂散为−56 dBc，综合性能指标（FoMjitter）达到−246 dB。
图1. 低抖动注入锁定时钟倍频器的电路框图和芯片显微图
图2. 骆其轩在会议现场
论文2：极低噪声毫米波本振信号发生器
相关研究成果“A 69.2-85.6-GHz LO Generator Achieving 192.2-dBc/Hz FoM and 201.4-dBc/Hz FoMA with Current-Reused Coupled Frequency Tripler and Implicit Ninth Harmonic Extraction in 65nm CMOS”入选本年度RFIC会议。该论文第一作者为刘小龙课题组2024级博士生田硕，第一单位为南方科技大学。
依托毫米波频段丰富的频谱资源，E波段（60 GHz−90 GHz）本振信号发生器在超高速通信与高分辨率雷达等领域得到广泛应用。然而，由于无源器件品质因数较低，以及器件寄生效应与电路互连损耗等因素的限制，传统毫米波振荡器普遍面临调谐范围受限、相位噪声恶化、功耗较高等问题，整体性能难以进一步突破。
针对上述挑战，本论文提出了一种基于双核耦合三倍频器的E波段本振信号发生器架构。该设计通过将基频振荡器与三倍频振荡器进行堆叠式集成，实现电流复用，从而有效降低整体功耗。在此基础上，引入双核耦合结构，并结合三倍频机制，显著改善了本振信号的相位噪声性能。进一步地，采用F型振荡器实现双核耦合三倍频器，其优异的噪声抑制能力进一步降低了系统相位噪声。最终，通过九次谐波提取和信号增强电路，将上述低噪声、低功耗优势扩展至E波段。
该芯片采用65nm CMOS工艺实现，调谐范围为69.2 GHz至85.6 GHz，功耗为10.1~11.4 mW，核心面积仅0.12 mm²。在10 MHz频偏下，实测相位噪声达到−121.2 dBc/Hz至−126 dBc/Hz，综合性能指标FoM为192.2 dBc/Hz，包含芯片面积的FoMA达到201.4 dBc/Hz，整体性能表现达到国际先进水平。
图3. 毫米波本振信号发生器的电路框图和芯片显微图
图4. 田硕在会议现场
上述两篇论文的通讯作者均为刘小龙老师，并得到了国家自然科学基金和广东省自然科学基金项目的支持。
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